JPH0218959A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0218959A JPH0218959A JP63169853A JP16985388A JPH0218959A JP H0218959 A JPH0218959 A JP H0218959A JP 63169853 A JP63169853 A JP 63169853A JP 16985388 A JP16985388 A JP 16985388A JP H0218959 A JPH0218959 A JP H0218959A
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- JP
- Japan
- Prior art keywords
- transistors
- type mos
- mos transistor
- output
- circuit
- Prior art date
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- Pending
Links
- 230000015556 catabolic process Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000006378 damage Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＭＯＳ）ランジスタを使用した出力回路に
関する。
関する。
従来、この種の出力回路は、第３図に示すようなＣＭＯ
Ｓインバータで構成されていた。すなわち、Ｐ型ＭＯＳ
トランジスタＱＰ５とＮ型ＭＯＳトランジスタＱＮ５と
を、電源Ｖ、Ｄ、 Ｖｓｓの間に直列接゛続し、共通接
続したゲートを入力端子１とし、共通接続したドレイン
を出力端子４としている６〔発明が解決しようとする課
題〕 上述した従来の出力回路は、第２図に示すようにＰ型Ｍ
ＯＳトランジスタＱＰ５およびＮ型ＭＯＳトランジスタ
ＱＮ５のみで構成されており、出力短絡時における保護
機能がないため、過電流がトランジスタに流れるとその
過電流が継続した状態になり、ラッチアップを誘発し、
素子及び電源破壊を起こすという欠点がある。
Ｓインバータで構成されていた。すなわち、Ｐ型ＭＯＳ
トランジスタＱＰ５とＮ型ＭＯＳトランジスタＱＮ５と
を、電源Ｖ、Ｄ、 Ｖｓｓの間に直列接゛続し、共通接
続したゲートを入力端子１とし、共通接続したドレイン
を出力端子４としている６〔発明が解決しようとする課
題〕 上述した従来の出力回路は、第２図に示すようにＰ型Ｍ
ＯＳトランジスタＱＰ５およびＮ型ＭＯＳトランジスタ
ＱＮ５のみで構成されており、出力短絡時における保護
機能がないため、過電流がトランジスタに流れるとその
過電流が継続した状態になり、ラッチアップを誘発し、
素子及び電源破壊を起こすという欠点がある。
本発明の目的は、このような問題を解決し、出力短絡時
にも回路の破損をなくし、回路を保護できるようにした
出力回路を提供することにある。
にも回路の破損をなくし、回路を保護できるようにした
出力回路を提供することにある。
本発明の出力回路の構成は、入力信号が各ゲートに接続
され各ソースが第１電源および第２電源にそれぞれ接続
された第１のＰ型ＭＯＳトランジスタおよび第１のＮ型
ＭＯＳトランジスタと、この第１のＰ型ＭＯＳトランジ
スタのドレインと各ソースが共通接続され各ゲートも共
通接続された第２および第３のＰ型ＭＯＳ）ランジスタ
と、この第３のＰ型ＭＯＳトランジスタのゲートとその
ドレインとをドレインと共通接続しソースを前記第２電
源と接続しゲートに第１のバイアス入力を接続した第４
のＮ型ＭＯＳトランジスタと、前記第１のＮ型ＭＯＳト
ランジスタのドレインと各ソースが共通接続され各ゲー
トも共通接続された第２および第３のＮ型ＭＯＳトラン
ジスタと、この第３のＮ型ＭＯＳトランジスタのゲート
とそのドレインとをドレインと共通接続しソースを前記
第１電源と接続しゲートに第２のバイアス入力を接続し
た第４のＰ型ＭＯＳトランジスタとを備え、前記第２の
Ｐ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトラン
ジスタの各ソースを共通接続して出力端としたことを特
徴とする。
され各ソースが第１電源および第２電源にそれぞれ接続
された第１のＰ型ＭＯＳトランジスタおよび第１のＮ型
ＭＯＳトランジスタと、この第１のＰ型ＭＯＳトランジ
スタのドレインと各ソースが共通接続され各ゲートも共
通接続された第２および第３のＰ型ＭＯＳ）ランジスタ
と、この第３のＰ型ＭＯＳトランジスタのゲートとその
ドレインとをドレインと共通接続しソースを前記第２電
源と接続しゲートに第１のバイアス入力を接続した第４
のＮ型ＭＯＳトランジスタと、前記第１のＮ型ＭＯＳト
ランジスタのドレインと各ソースが共通接続され各ゲー
トも共通接続された第２および第３のＮ型ＭＯＳトラン
ジスタと、この第３のＮ型ＭＯＳトランジスタのゲート
とそのドレインとをドレインと共通接続しソースを前記
第１電源と接続しゲートに第２のバイアス入力を接続し
た第４のＰ型ＭＯＳトランジスタとを備え、前記第２の
Ｐ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトラン
ジスタの各ソースを共通接続して出力端としたことを特
徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作を説明する定電流源の基本回路図である。
動作を説明する定電流源の基本回路図である。
第１図において、Ｑｐ１〜ＱＰ４はＰ型ＭＯＳトランジ
スタ、Ｑｓｔ〜ＱＮ４はＮ型ＭＯＳトランジスタ、１は
入力端子、２，３はバイアス入力端子、４は出力端子１
，５，６は節点を示し、ＶＤＤを最高電位、■５５を最
低電位としている。本実施例は、トランジスタＱＰ１．
ＱＰ２１ ＱＮ２． ＱＮＩを電源Ｖ ＤＤ、 Ｖ
５５の間に直列接続し、トランジスタＱ２□。
スタ、Ｑｓｔ〜ＱＮ４はＮ型ＭＯＳトランジスタ、１は
入力端子、２，３はバイアス入力端子、４は出力端子１
，５，６は節点を示し、ＶＤＤを最高電位、■５５を最
低電位としている。本実施例は、トランジスタＱＰ１．
ＱＰ２１ ＱＮ２． ＱＮＩを電源Ｖ ＤＤ、 Ｖ
５５の間に直列接続し、トランジスタＱ２□。
ＱＰ３およびトランジスタＱＮ２． ＱＮ３を定電流源
として、各バイアス入力端子２，３から各トランジスタ
ＱＮ４． ＱＰ４に介してバイアス電圧を供給し、トラ
ンジスタＱＰＩ、 ＱＮ３の共通接続ゲートを入力端子
とし、トランジスタＱＰ２． ＱＮ２の共通接続ドレイ
ンを出力端子４としている。
として、各バイアス入力端子２，３から各トランジスタ
ＱＮ４． ＱＰ４に介してバイアス電圧を供給し、トラ
ンジスタＱＰＩ、 ＱＮ３の共通接続ゲートを入力端子
とし、トランジスタＱＰ２． ＱＮ２の共通接続ドレイ
ンを出力端子４としている。
この回路は、入力端子１がハイレベルの時、トランジス
タＱｐ＋はオフし、トランジスタＱ旧はオンとなるため
、出力端子４はロウレベルが出力される。また、入力端
子１がロウレベルの時、トランジスタＱＰＩはオンしト
ランジスタＱＮＩはオフするため、出力端子４はハイレ
ベルを出力する。
タＱｐ＋はオフし、トランジスタＱ旧はオンとなるため
、出力端子４はロウレベルが出力される。また、入力端
子１がロウレベルの時、トランジスタＱＰＩはオンしト
ランジスタＱＮＩはオフするため、出力端子４はハイレ
ベルを出力する。
第２図はＭＯＳ）ランジスタで構成された定電流源の基
本回路図である。図において、ＱＩＱ２はＭＯＳ）−ラ
ンジスタ、１１．Ｉ２はＱ１Ｑ２に流れる電流、７．８
は接点、ＧＮＤは接地をそれぞれ示す。この定電流源は
、トランジスタＱｌ、Ｑ２としての能力及び環境が等し
い時、電流Ｉ、と１２が等しいという特性を示す。また
トランジスタＱ１に対してトランジスタＱ２のトランジ
スタ能力を２倍にした場合、Ｉ ２ ＝ ２ Ｉ １
というような比例的な特性を示す。また、接点８の電位
が接点７の電位よりも大きくなった場合でもその特性を
満たす。
本回路図である。図において、ＱＩＱ２はＭＯＳ）−ラ
ンジスタ、１１．Ｉ２はＱ１Ｑ２に流れる電流、７．８
は接点、ＧＮＤは接地をそれぞれ示す。この定電流源は
、トランジスタＱｌ、Ｑ２としての能力及び環境が等し
い時、電流Ｉ、と１２が等しいという特性を示す。また
トランジスタＱ１に対してトランジスタＱ２のトランジ
スタ能力を２倍にした場合、Ｉ ２ ＝ ２ Ｉ １
というような比例的な特性を示す。また、接点８の電位
が接点７の電位よりも大きくなった場合でもその特性を
満たす。
定電流源の電流工１に相当する電流は、節点５．６の部
分でバイアス入力端子２．３の電位を任意設定すること
により、トランジスタＱ Ｐ ３１Ｑ Ｎ４＋ Ｑ Ｐ
４１ Ｑ Ｎ３に流れる電流を制御することができ、ま
た、出力端子４の出力電流も同様に制御することができ
る。
分でバイアス入力端子２．３の電位を任意設定すること
により、トランジスタＱ Ｐ ３１Ｑ Ｎ４＋ Ｑ Ｐ
４１ Ｑ Ｎ３に流れる電流を制御することができ、ま
た、出力端子４の出力電流も同様に制御することができ
る。
以上説明したように本発明の出力回路によれば、出力短
絡時における素子または電源の破壊を防ぐことができる
効果がある。
絡時における素子または電源の破壊を防ぐことができる
効果がある。
第１図は本発明の出力回路の一実施例の回路図、第２図
はＭＯ３定電流源の基本回路図、第３図は従来例の出力
回路の回路図である。 １・・・入力端子、２．３・・・バイアス入力端子、４
・・・出力端子、５〜８・・・節点、Ｑ ＰＩＴ ＱＰ
２１ ＱＰ３＋ＱＰ４・・・Ｐ型ＭＯＳトランジスタ、
Ｑ Ｎｔ ＋ Ｑ Ｎ２１ＱＮ３．ＱＮ４・・・Ｎ型Ｍ
ＯＳトランジスタ。
はＭＯ３定電流源の基本回路図、第３図は従来例の出力
回路の回路図である。 １・・・入力端子、２．３・・・バイアス入力端子、４
・・・出力端子、５〜８・・・節点、Ｑ ＰＩＴ ＱＰ
２１ ＱＰ３＋ＱＰ４・・・Ｐ型ＭＯＳトランジスタ、
Ｑ Ｎｔ ＋ Ｑ Ｎ２１ＱＮ３．ＱＮ４・・・Ｎ型Ｍ
ＯＳトランジスタ。
Claims (1)
- 入力信号が各ゲートに接続され各ソースが第１電源およ
び第２電源にそれぞれ接続された第１のＰ型ＭＯＳトラ
ンジスタおよび第１のＮ型ＭＯＳトランジスタと、この
第１のＰ型ＭＯＳトランジスタのドレインと各ソースが
共通接続され各ゲートも共通接続された第２および第３
のＰ型ＭＯＳトランジスタと、この第３のＰ型ＭＯＳト
ランジスタのゲートとそのドレインとをドレインと共通
接続しソースを前記第２電源と接続しゲートに第１のバ
イアス入力を接続した第４のＮ型ＭＯＳトランジスタと
、前記第１のＮ型ＭＯＳトランジスタのドレインと各ソ
ースが共通接続され各ゲートも共通接続された第２およ
び第３のＮ型ＭＯＳトランジスタと、この第３のＮ型Ｍ
ＯＳトランジスタのゲートとそのドレインとをドレイン
と共通接続しソースを前記第１電源と接続しゲートに第
２のバイアス入力を接続した第４のＰ型ＭＯＳトランジ
スタとを備え、前記第２のＰ型ＭＯＳトランジスタと前
記第２のＮ型ＭＯＳトランジスタの各ソースを共通接続
して出力端としたことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169853A JPH0218959A (ja) | 1988-07-06 | 1988-07-06 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169853A JPH0218959A (ja) | 1988-07-06 | 1988-07-06 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0218959A true JPH0218959A (ja) | 1990-01-23 |
Family
ID=15894150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63169853A Pending JPH0218959A (ja) | 1988-07-06 | 1988-07-06 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0218959A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009008071A (ja) * | 2007-05-22 | 2009-01-15 | Ibs Filtran Kunststoff Metallerzeugnisse Gmbh | オイルフィルタ装置 |
-
1988
- 1988-07-06 JP JP63169853A patent/JPH0218959A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009008071A (ja) * | 2007-05-22 | 2009-01-15 | Ibs Filtran Kunststoff Metallerzeugnisse Gmbh | オイルフィルタ装置 |
| US8038877B2 (en) | 2007-05-22 | 2011-10-18 | Ibs Filtran Kunststoff-/Metallerzeugnisse Gmbh | Oil filter apparatus |
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