JPH02188026A - カウンタ回路 - Google Patents
カウンタ回路Info
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- JPH02188026A JPH02188026A JP731789A JP731789A JPH02188026A JP H02188026 A JPH02188026 A JP H02188026A JP 731789 A JP731789 A JP 731789A JP 731789 A JP731789 A JP 731789A JP H02188026 A JPH02188026 A JP H02188026A
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- signal
- counter
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- 230000007257 malfunction Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 101100027969 Caenorhabditis elegans old-1 gene Proteins 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばオーディオ機器、テレビ受像機等の音
量可変用電子ボリウム等に使用されるカウンタ回路に関
し、特にアップ／ダウン切換により加算カウンタとして
減算カウンタとしても使用可能なアップ／ダウン・カウ
ンタ回路に関する。
量可変用電子ボリウム等に使用されるカウンタ回路に関
し、特にアップ／ダウン切換により加算カウンタとして
減算カウンタとしても使用可能なアップ／ダウン・カウ
ンタ回路に関する。
従来、テレビ受像機等の音量可変に用いられる電子ボリ
ウムは、第４図に示すように、アップ信号Ｕとダウン信
号りを入力としアップ／ダウン切換信号Ｕ／Ｄを出力す
るＲ、−ＳフリップフロップｌＯと、アップ／ダウン切
換信号Ｕ／Ｄにより加算と減算が切り換えられクロック
パルスＣＬＫのパルスをカウントするアップ／ダウン・
カウンタ６０と、このカウンタ６０のディジタル値のカ
ウント数をデコードしてボリウム設定値に対応する抵抗
値を抵抗網８０中より選択するデコーダ７０とから構成
されている。
ウムは、第４図に示すように、アップ信号Ｕとダウン信
号りを入力としアップ／ダウン切換信号Ｕ／Ｄを出力す
るＲ、−ＳフリップフロップｌＯと、アップ／ダウン切
換信号Ｕ／Ｄにより加算と減算が切り換えられクロック
パルスＣＬＫのパルスをカウントするアップ／ダウン・
カウンタ６０と、このカウンタ６０のディジタル値のカ
ウント数をデコードしてボリウム設定値に対応する抵抗
値を抵抗網８０中より選択するデコーダ７０とから構成
されている。
第５図は、上記電子ボリウムのカウンタ回路をより詳細
に示す回路構成図である。３０は高周波数のクロックパ
ルスＣを発振する発振器で、そのりロックパルスＣは分
周器４０へ供給される。分周器４０のリセット端子Ｒに
は排他的論理和回路（イクスクルーシブオアゲート）２
０の出力が供給されている。この排他的論理和回路２０
はアップ信号Ｕとダウン信号りとを入力し、どちらか一
方のみ与えられたときにリセット信号Ｒを出力するもの
である。分周器４０はそのリセット信号段の入力を契機
にクロックパルスＣの分周を開始するもので、そのＱ１
端子はｌ／２分周波数を、Ｑａ端子は１／４分周波数を
、Ｑｓ端子は１／８分周波数を、Ｑ、端子は１／１６分
周波数を夫々出力するが、今、Ｑ。
に示す回路構成図である。３０は高周波数のクロックパ
ルスＣを発振する発振器で、そのりロックパルスＣは分
周器４０へ供給される。分周器４０のリセット端子Ｒに
は排他的論理和回路（イクスクルーシブオアゲート）２
０の出力が供給されている。この排他的論理和回路２０
はアップ信号Ｕとダウン信号りとを入力し、どちらか一
方のみ与えられたときにリセット信号Ｒを出力するもの
である。分周器４０はそのリセット信号段の入力を契機
にクロックパルスＣの分周を開始するもので、そのＱ１
端子はｌ／２分周波数を、Ｑａ端子は１／４分周波数を
、Ｑｓ端子は１／８分周波数を、Ｑ、端子は１／１６分
周波数を夫々出力するが、今、Ｑ。
端子がアップ／ダウン・カウンタ６０のＣＬＫ端子と接
続されているため、アップ／ダウン・カウンタ６０には
１ ／１６分周波数のクロックパルスＣＬＫが供給され
ている。アップ／ダウン・カウンタ６０はアップ／ダウ
ン切換信号Ｕ／Ｄの制御下でクロックパルスＣＬＫを加
算又は減算するもので、その加減算値は端子Ｑ、〜Ｑ、
より２進コードで出力される。また、このアップ／ダウ
ン・カウンタ６０はプリセット端子ＰＥを有し、プリセ
ットイネーブル信号ＰＥにより予め６ステツプに設定可
能である。
続されているため、アップ／ダウン・カウンタ６０には
１ ／１６分周波数のクロックパルスＣＬＫが供給され
ている。アップ／ダウン・カウンタ６０はアップ／ダウ
ン切換信号Ｕ／Ｄの制御下でクロックパルスＣＬＫを加
算又は減算するもので、その加減算値は端子Ｑ、〜Ｑ、
より２進コードで出力される。また、このアップ／ダウ
ン・カウンタ６０はプリセット端子ＰＥを有し、プリセ
ットイネーブル信号ＰＥにより予め６ステツプに設定可
能である。
ここでアップ／ダウン・カウンタ６０は４ピクトで構成
されており、その出力の切換スピードを４秒１０〜１５
ステツプと設定した場合、アップ／ダウン・カウンタ６
０のＣＬＫ端子入力の周期は、４秒／ １６ ＝ ２５
０ｎ＋ｓ必要となる。第６図は第５図の分周器４０の人
出力のタイミングを示す図であり、発振器３０の出力ク
ロックパルスＣの周期は、分周器４０を４ビツトとした
場合、上述の２５０ｍ５の１／１６で約１５．５ｍｓと
なる。 このとき端子Ｑ、の出力は、リセット信号Ｒが
入力されてから８クロツク遅れてから立ち上がる。すな
わち、アップ信号Ｕ又はダウン信号りを入力してから１
２５ｍ５遅れてアップ／ダウン・カウンタ６０のＣＬＫ
に入力されることになり、応答速度が非常に遅い不具合
があった。
されており、その出力の切換スピードを４秒１０〜１５
ステツプと設定した場合、アップ／ダウン・カウンタ６
０のＣＬＫ端子入力の周期は、４秒／ １６ ＝ ２５
０ｎ＋ｓ必要となる。第６図は第５図の分周器４０の人
出力のタイミングを示す図であり、発振器３０の出力ク
ロックパルスＣの周期は、分周器４０を４ビツトとした
場合、上述の２５０ｍ５の１／１６で約１５．５ｍｓと
なる。 このとき端子Ｑ、の出力は、リセット信号Ｒが
入力されてから８クロツク遅れてから立ち上がる。すな
わち、アップ信号Ｕ又はダウン信号りを入力してから１
２５ｍ５遅れてアップ／ダウン・カウンタ６０のＣＬＫ
に入力されることになり、応答速度が非常に遅い不具合
があった。
上述の対策として第７図のように分周器のＱ。
の出力とアップ信号Ｕとダウン信号りを入力とした排他
的論理和回路２０の出力を入力としたＮＯＲゲート４５
を介してその出力をアップ／ダウン・カウンタ６０のク
ロックパルスＣＬＫとすることが考えられる。
的論理和回路２０の出力を入力としたＮＯＲゲート４５
を介してその出力をアップ／ダウン・カウンタ６０のク
ロックパルスＣＬＫとすることが考えられる。
その場合人出力のタイミングは第８図に示すようになり
、そのアップ／ダウン・カウンタ６０の各入出力のタイ
ミングは第９図に示す通りである。
、そのアップ／ダウン・カウンタ６０の各入出力のタイ
ミングは第９図に示す通りである。
この図において、まずプリセットイネーブル信号ＰＥに
よってカウント数６ （２進数０１１０） に設定さ
れ、今、アップ／ダウン切換信号Ｖ／Ｄが加算指令（Ｈ
レベル）であるので、分周器４０から供給されるタロツ
クパルスＣＬＫ毎に順次加算され、カウント数が６（２
進数Ｑ。Ｑｃ Ｑａ ＱＡ−０１１０）→７（２進数０
１１１）→８（２進数１０００）→９（２進数＋００１
）→１Ｏ（２進数１旧口）の順に推移する。
よってカウント数６ （２進数０１１０） に設定さ
れ、今、アップ／ダウン切換信号Ｖ／Ｄが加算指令（Ｈ
レベル）であるので、分周器４０から供給されるタロツ
クパルスＣＬＫ毎に順次加算され、カウント数が６（２
進数Ｑ。Ｑｃ Ｑａ ＱＡ−０１１０）→７（２進数０
１１１）→８（２進数１０００）→９（２進数＋００１
）→１Ｏ（２進数１旧口）の順に推移する。
しかしながら、上記従来のカウンタ回路にあっては、分
周器４０に供給されるリセット信号Ｒは、アップ信号Ｕ
及びダウン信号りを入力とした排他的論理和回路２０か
ら出力されるため、アップ／ダウン・カウンタ６０にお
けるアップ／ダウン切換信号Ｕ／ＤとタロツクパルスＣ
ＬＫとの入力タイミングが第８図に示すようにほぼ同時
となる。また、結線又は内部ロジックの如何によりクロ
ックパルスＣＬＫの入力がアップ／ダウン切換信号Ｕ／
Ｄの入力より早まる場合があり、アップ／ダウン切換時
の誤動作が発生する。例えば、第９図に示すように、カ
ウントアツプによってカウント数がｌｏ（２進数１０１
０）になった後、アップ／ダウン切換信号Ｕ／Ｄが減算
指令（Ｌレベル）になると、アップ／ダウン・カウンタ
６０はタロツクパルスＣＬＫを計数してカウント数を９
〈２進数１００１）とすべきであるが、クロックパルス
ＣＬＫの方がア。
周器４０に供給されるリセット信号Ｒは、アップ信号Ｕ
及びダウン信号りを入力とした排他的論理和回路２０か
ら出力されるため、アップ／ダウン・カウンタ６０にお
けるアップ／ダウン切換信号Ｕ／ＤとタロツクパルスＣ
ＬＫとの入力タイミングが第８図に示すようにほぼ同時
となる。また、結線又は内部ロジックの如何によりクロ
ックパルスＣＬＫの入力がアップ／ダウン切換信号Ｕ／
Ｄの入力より早まる場合があり、アップ／ダウン切換時
の誤動作が発生する。例えば、第９図に示すように、カ
ウントアツプによってカウント数がｌｏ（２進数１０１
０）になった後、アップ／ダウン切換信号Ｕ／Ｄが減算
指令（Ｌレベル）になると、アップ／ダウン・カウンタ
６０はタロツクパルスＣＬＫを計数してカウント数を９
〈２進数１００１）とすべきであるが、クロックパルス
ＣＬＫの方がア。
ブ／ダウン切換信号Ｕ／Ｄより早くアップ／ダウン・カ
ウンタ６０に入力され、引き続き加算動作が実行されカ
ウント数が１１（２進数１０１１ ）となる。
ウンタ６０に入力され、引き続き加算動作が実行されカ
ウント数が１１（２進数１０１１ ）となる。
その次のクロックパルスからは正常にアップ／ダウン切
換信号Ｕ／Ｄに従う減算が行われ、カウント数が１Ｏ（
２進数１０１０）−９（２進数１００１） −８（２進
数１０００） −７（２進数０１１１） −６（２進数
旧１０） の順に推移するが、ここでアップ／ダウン
切換信号Ｌｌ／Ｄが加算指令（Ｈレベル）になると、そ
の際カウント数を７（２進数０１１１）とすべきである
が、もう−度減算されてカウント数が５（２進数旧旧）
となる。このようにアップ／ダウン切換信号Ｕ／Ｄの変
化時においては、切換前のモードでｌクロック分カウン
トしてから次のモードでカウントするという誤動作が発
生する。
換信号Ｕ／Ｄに従う減算が行われ、カウント数が１Ｏ（
２進数１０１０）−９（２進数１００１） −８（２進
数１０００） −７（２進数０１１１） −６（２進数
旧１０） の順に推移するが、ここでアップ／ダウン
切換信号Ｌｌ／Ｄが加算指令（Ｈレベル）になると、そ
の際カウント数を７（２進数０１１１）とすべきである
が、もう−度減算されてカウント数が５（２進数旧旧）
となる。このようにアップ／ダウン切換信号Ｕ／Ｄの変
化時においては、切換前のモードでｌクロック分カウン
トしてから次のモードでカウントするという誤動作が発
生する。
本発明は、上記問題点を解決するものであり、その目的
は、アップモードとダウンモードの切換時における誤動
作を確実に防止し得るカウンタ回路を提供することにあ
る。
は、アップモードとダウンモードの切換時における誤動
作を確実に防止し得るカウンタ回路を提供することにあ
る。
上記目的を達成するため、本発明に係るカウンタ回路の
構成は、アップ信号及びダウン信号の入力の夫々に対応
した状態をとりアップ／ダウン切換信号を出力する順序
回路と、第１クロックパルスを発振する発振器と、アッ
プ信号及びダウン信号のいずれかの入力により第１クロ
ックパルスを分周して第２クロックパルスを作成する分
周器と、アップ／ダウン切換信号を入力とすると共に第
２クロックパルスを入力とするアップ／ダウン・カウン
タを含むものであって、その分周器は分周比選択端子を
有しており、分周比選択端子の複数の所定端子に接続し
た論理回路を以て構成される遅延回路を〕藤え、この遅
延回路を介して第２クロックパルスをアップ／ダウン切
換信号より第１クロックパルスの整数倍周期分だけ遅延
させてアップ／ダウン・カウンタに供給するものである
。
構成は、アップ信号及びダウン信号の入力の夫々に対応
した状態をとりアップ／ダウン切換信号を出力する順序
回路と、第１クロックパルスを発振する発振器と、アッ
プ信号及びダウン信号のいずれかの入力により第１クロ
ックパルスを分周して第２クロックパルスを作成する分
周器と、アップ／ダウン切換信号を入力とすると共に第
２クロックパルスを入力とするアップ／ダウン・カウン
タを含むものであって、その分周器は分周比選択端子を
有しており、分周比選択端子の複数の所定端子に接続し
た論理回路を以て構成される遅延回路を〕藤え、この遅
延回路を介して第２クロックパルスをアップ／ダウン切
換信号より第１クロックパルスの整数倍周期分だけ遅延
させてアップ／ダウン・カウンタに供給するものである
。
かかる構成によれば、アップ／ダウン・カウンタには分
周パルスの第２クロックパルスとアップ／ダウン切換信
号が入力されるが、分周器の複数の分周比選択端子に接
続された論理回路を以て構成される遅延回路の論理操作
によって、第１クロックパルスの整数倍周期分だけ第２
クロックパルスの発生時点がアップ／ダウン切換信号の
入力時点より遅れるため、アップ／ダウン切換信号の方
が第２クロックパルスより先にアップ／ダウン・カウン
タに入来するので、モード切換時における誤動作が確実
に防止される。
周パルスの第２クロックパルスとアップ／ダウン切換信
号が入力されるが、分周器の複数の分周比選択端子に接
続された論理回路を以て構成される遅延回路の論理操作
によって、第１クロックパルスの整数倍周期分だけ第２
クロックパルスの発生時点がアップ／ダウン切換信号の
入力時点より遅れるため、アップ／ダウン切換信号の方
が第２クロックパルスより先にアップ／ダウン・カウン
タに入来するので、モード切換時における誤動作が確実
に防止される。
次に、本発明の実施例を添付図面に基づいて説明する。
第１図は本発明に係るカウンタ回路の一実施例を示す回
路構成図である。なお、第１図において第５図に示す部
分と同一部分には同一参照符号を付し、その説明を省略
する。４０′ は分周比選択端子（Ｑｌ、 Ｑ２． Ｑ
ｌ、 Ｑ−）を具えた最大１／１６の分周比が得られる
分周器（分周カウンタ）で、端子Ｑ１は２進数の最下位
桁、端子ｄ２は２進数の第２桁の否定、 端子ｄ、は２
進数の第３桁の否定、 端子ｄ４は２進数の最上位桁の
否定の出力を与える。本実施例におけるクロクパルスＣ
ＬＫはこれらの分周比選択端子Ｑ１． Ｑ２． Ｑ３．
Ｑ−の各出力を論理操作して作成される。即ち、端子
Ｑ１と端子ｄ２を入力とするＮΔＮＤゲート４１と、端
子ｄ３と端子ｄ、を入力とするＮＡＮＤゲート４２と、
両ＮＡＮＤゲート４１．４２を入力とするＮＯＲゲート
４３とから構成される遅延回路５０が設けられ、そのＮ
ＯＲゲート４３の出力がクロックパルスＣＬＫとしてア
ップ／ダウン・カウンタ６０へ供給される。本実施例に
おける遅延回路５０と分周比選択端子Ｑ８． Ｑ２．
Ｑ＊、 Ｑ−との接続によって、分周器４０′へのリセ
ット信号Ｒの入力時点からクロックパルスＣのｌクロッ
ク分（ΔＴ）だけ遅れた時点でクロックパルスＣＬＫが
立ち上がる。
路構成図である。なお、第１図において第５図に示す部
分と同一部分には同一参照符号を付し、その説明を省略
する。４０′ は分周比選択端子（Ｑｌ、 Ｑ２． Ｑ
ｌ、 Ｑ−）を具えた最大１／１６の分周比が得られる
分周器（分周カウンタ）で、端子Ｑ１は２進数の最下位
桁、端子ｄ２は２進数の第２桁の否定、 端子ｄ、は２
進数の第３桁の否定、 端子ｄ４は２進数の最上位桁の
否定の出力を与える。本実施例におけるクロクパルスＣ
ＬＫはこれらの分周比選択端子Ｑ１． Ｑ２． Ｑ３．
Ｑ−の各出力を論理操作して作成される。即ち、端子
Ｑ１と端子ｄ２を入力とするＮΔＮＤゲート４１と、端
子ｄ３と端子ｄ、を入力とするＮＡＮＤゲート４２と、
両ＮＡＮＤゲート４１．４２を入力とするＮＯＲゲート
４３とから構成される遅延回路５０が設けられ、そのＮ
ＯＲゲート４３の出力がクロックパルスＣＬＫとしてア
ップ／ダウン・カウンタ６０へ供給される。本実施例に
おける遅延回路５０と分周比選択端子Ｑ８． Ｑ２．
Ｑ＊、 Ｑ−との接続によって、分周器４０′へのリセ
ット信号Ｒの入力時点からクロックパルスＣのｌクロッ
ク分（ΔＴ）だけ遅れた時点でクロックパルスＣＬＫが
立ち上がる。
第２図に示すように、発振器３０から高周波数のクロッ
クパルスＣが分周器４０′ に供給されるが、リセット
信号Ｒが分周器４０′に入力すると、分周器４０′は分
周カウンタとしてクロックパルスＣの分周を行う。端子
Ｑ、では１／２分周波数、端子Ｑ２（図示せず）では１
／４分周波数、端子Ｑ、（図示せず）では１／８分周波
数、及び端子Ｑ、（図示せず）ではｌ／１６分周波数が
第５図と同様夫々得られるが、端子Ｑｌ、 Ｑ２． Ｑ
３． Ｑ−には第２図に示す波形が現れ、端子Ｑ１．Ｑ
２の出力を入力とするＮＡＮＤゲート４１の出力■と端
子Ｑｓ、Ｑ−の出力を入力とするＮＡＮＤゲート４２の
出力■は第２図に示すように推移し、ＮＯＲゲート４３
はリセット信号Ｒの入力時点よりクロックパルスＣのｌ
クロック（ΔＴ）分だけ遅れて立ち上がり、クロックパ
ルスＣの１６個毎に１個の割合でクロックパルスＣＬＫ
を出力する。なお、例えばクロックパルスＣの２クロツ
ク（２ΔＴ）分だけ遅らす場合は、選択端子Ｑ１． Ｑ
２． Ｑ３．Ｑ−が使用される。
クパルスＣが分周器４０′ に供給されるが、リセット
信号Ｒが分周器４０′に入力すると、分周器４０′は分
周カウンタとしてクロックパルスＣの分周を行う。端子
Ｑ、では１／２分周波数、端子Ｑ２（図示せず）では１
／４分周波数、端子Ｑ、（図示せず）では１／８分周波
数、及び端子Ｑ、（図示せず）ではｌ／１６分周波数が
第５図と同様夫々得られるが、端子Ｑｌ、 Ｑ２． Ｑ
３． Ｑ−には第２図に示す波形が現れ、端子Ｑ１．Ｑ
２の出力を入力とするＮＡＮＤゲート４１の出力■と端
子Ｑｓ、Ｑ−の出力を入力とするＮＡＮＤゲート４２の
出力■は第２図に示すように推移し、ＮＯＲゲート４３
はリセット信号Ｒの入力時点よりクロックパルスＣのｌ
クロック（ΔＴ）分だけ遅れて立ち上がり、クロックパ
ルスＣの１６個毎に１個の割合でクロックパルスＣＬＫ
を出力する。なお、例えばクロックパルスＣの２クロツ
ク（２ΔＴ）分だけ遅らす場合は、選択端子Ｑ１． Ｑ
２． Ｑ３．Ｑ−が使用される。
次に上記実施例の作用効果を説明するに、まず、プリセ
ットイネーブル信号ＰＥがＬレベルとしてアップ／ダウ
ン・カウンタ６０へ入力されることにより、カウント数
６（２進数Ｑｏ Ｑｃ ＱＩ ＱＡ −０１１０）がセ
ットされるが、その時アップ／ダウン切換信号Ｕ／Ｄが
Ｈレベルであるため、クロックパルスＣＬＫの入来毎に
カウントアツプされ、カウント数が６→７（２進数旧１
１）→８（２進数１０００）→９（２進数１００１）
−ＩＯ（２進数１０１０）の順に推移する。
ットイネーブル信号ＰＥがＬレベルとしてアップ／ダウ
ン・カウンタ６０へ入力されることにより、カウント数
６（２進数Ｑｏ Ｑｃ ＱＩ ＱＡ −０１１０）がセ
ットされるが、その時アップ／ダウン切換信号Ｕ／Ｄが
Ｈレベルであるため、クロックパルスＣＬＫの入来毎に
カウントアツプされ、カウント数が６→７（２進数旧１
１）→８（２進数１０００）→９（２進数１００１）
−ＩＯ（２進数１０１０）の順に推移する。
今、カウント数１０のとき、アップ／ダウン切換信号Ｕ
／ＤがＬレベルになると（カウントダウン・モード）、
第２図に示す如く、リセット信号Ｒの変化時点より１ク
ロツク分（ΔＴ）だけクロックパルスＣＬＫの立ち上が
り時点が遅れるため、アップ／ダウン切換信号Ｕ／Ｄに
若干の遅延時間があっても、アップ／ダウン切換信号Ｕ
／Ｄが次のクロックパルスＣＬＫより先にアップ／ダウ
ン・カウンタ６０に入力されるので、確実なカウントダ
ウン・モードにおいてクロックパルスＣＬＫが入来する
。したがって、カウント数はカウントダウンされ、９（
２進数１００１）→８（２進数１０００）→７（２進数
０１１１）→６（２進数０１１０）→５（２進数０１０
１）→４（２進数旧００）の順に推移する。カウント数
４のとき、アップ／ダウン切換信号Ｕ／ＤがＨレベル（
カウントアツプ・モード）になると、アップ／ダウン切
換信号Ｕ／Ｄの入力時点より１クロツク分くΔＴ）だけ
次のクロックパルスＣＬＫの入力が遅れるので、確実に
カウントアツプ・モードが設定され、カウント数は５（
２進数０１０１）−６（２進数０１１０）→７（２進数
０１１１）→８（２進数１０００）＝９（２進数ＩＯ旧
）→１Ｏ（２進数１０１０） −１１（２進数１０１１
）の順に推移する。
／ＤがＬレベルになると（カウントダウン・モード）、
第２図に示す如く、リセット信号Ｒの変化時点より１ク
ロツク分（ΔＴ）だけクロックパルスＣＬＫの立ち上が
り時点が遅れるため、アップ／ダウン切換信号Ｕ／Ｄに
若干の遅延時間があっても、アップ／ダウン切換信号Ｕ
／Ｄが次のクロックパルスＣＬＫより先にアップ／ダウ
ン・カウンタ６０に入力されるので、確実なカウントダ
ウン・モードにおいてクロックパルスＣＬＫが入来する
。したがって、カウント数はカウントダウンされ、９（
２進数１００１）→８（２進数１０００）→７（２進数
０１１１）→６（２進数０１１０）→５（２進数０１０
１）→４（２進数旧００）の順に推移する。カウント数
４のとき、アップ／ダウン切換信号Ｕ／ＤがＨレベル（
カウントアツプ・モード）になると、アップ／ダウン切
換信号Ｕ／Ｄの入力時点より１クロツク分くΔＴ）だけ
次のクロックパルスＣＬＫの入力が遅れるので、確実に
カウントアツプ・モードが設定され、カウント数は５（
２進数０１０１）−６（２進数０１１０）→７（２進数
０１１１）→８（２進数１０００）＝９（２進数ＩＯ旧
）→１Ｏ（２進数１０１０） −１１（２進数１０１１
）の順に推移する。
なお、上記実施例においては、遅延時間ΔＴは被分周波
数の周期で、クロックパルスＣＬＫの周期のｌ／１６で
あるが、原理的には、被分周波数の周期をｔとし、分周
比を１ ／ ｎとすれば、遅延時間ΔＴ＝ ｔ 、
２ ｔ 、 （ｎ −１＞ ｔとすることが可能で
ある。
数の周期で、クロックパルスＣＬＫの周期のｌ／１６で
あるが、原理的には、被分周波数の周期をｔとし、分周
比を１ ／ ｎとすれば、遅延時間ΔＴ＝ ｔ 、
２ ｔ 、 （ｎ −１＞ ｔとすることが可能で
ある。
以上説明したように、本発明に係るカウンタ回１１１ｋ
、第１クロックパルスからアップ信号又はダウン信号の
入力により分周して第２クロックパルスを生成する際、
論理回路及びこれと分周器の分周比選択端子との所定の
接続によってアップ信号又はダウン信号の入力時点より
第１クロックパルスの整数倍周期分だけ第２クロックパ
ルスを遅らすものであるから、アップ／ダウン・カウン
タにはアップ／ダウン切換信号が第２クロックパルス入
力時点より先に入力されるので、モード切換時の誤動作
がなくなり、確実なカウントアツプ及びカウントダウン
が行われる。
、第１クロックパルスからアップ信号又はダウン信号の
入力により分周して第２クロックパルスを生成する際、
論理回路及びこれと分周器の分周比選択端子との所定の
接続によってアップ信号又はダウン信号の入力時点より
第１クロックパルスの整数倍周期分だけ第２クロックパ
ルスを遅らすものであるから、アップ／ダウン・カウン
タにはアップ／ダウン切換信号が第２クロックパルス入
力時点より先に入力されるので、モード切換時の誤動作
がなくなり、確実なカウントアツプ及びカウントダウン
が行われる。
第１図は、本発明に係るカウンタ回路の一実施例を示す
回路構成図である。 第２図は、同実施例におけるクロックパルスＣＬＫの生
成を説明するため、分周器４０′及び遅延回路５０の各
入出力を示すタイミングチャート図である。 第３図は、同実施例におけるアップ／ダウン・カウンタ
の各人出力を示すタイミングチャート図である。 第４図は、音量可変用電子ボリウムの構成を示すブロッ
ク図である。 第５図は、従来のカウンタ回路の一例を示す回路構成図
である。 第６図は、同従来例におけるアップ／ダウン・カウンタ
の各入出力を示すタイミングチャート図である。 第７図は、従来のカウンタ回路の他の一例を示す回路構
成図である。 第８図は、同従来例の人出力を示すタイミングチャート
図である。 第９図は、同従来例におけるアップ／ダウン・カウンタ
の各入出力を示すタイミングチャート図である。 １０−、、 Ｒ−Ｓフリップフロップ、２０ 排他的
論理和回路、３０ 発振器、４０．４０’ 分周器
、４１．４２ＮΔＮＤゲート、４３ ＮＯＲゲート、５
０ 遅延回路、６０ アップ／ダウン・カウンタ、
７０ デコーダ、８０ 抵抗網、Ｕ アップ信号、
Ｄ ダウン信号、Ｃ第１クロックパルスとしてのクロッ
クパルス、ＣＬＫ 第２クロックパルスとしてのクロ
ックパルス、Ｒリセット信号、Ｕ／Ｄ アップ／ダウン
切換信号、ＰＥ プリセットイネーブル信号、Ｑｌ、
Ｑ２． Ｑｓ、 Ｑ４ 分周比選択端子。 第 図 ■ ■ 第 図 第 ア 図 簗 図 第 図
回路構成図である。 第２図は、同実施例におけるクロックパルスＣＬＫの生
成を説明するため、分周器４０′及び遅延回路５０の各
入出力を示すタイミングチャート図である。 第３図は、同実施例におけるアップ／ダウン・カウンタ
の各人出力を示すタイミングチャート図である。 第４図は、音量可変用電子ボリウムの構成を示すブロッ
ク図である。 第５図は、従来のカウンタ回路の一例を示す回路構成図
である。 第６図は、同従来例におけるアップ／ダウン・カウンタ
の各入出力を示すタイミングチャート図である。 第７図は、従来のカウンタ回路の他の一例を示す回路構
成図である。 第８図は、同従来例の人出力を示すタイミングチャート
図である。 第９図は、同従来例におけるアップ／ダウン・カウンタ
の各入出力を示すタイミングチャート図である。 １０−、、 Ｒ−Ｓフリップフロップ、２０ 排他的
論理和回路、３０ 発振器、４０．４０’ 分周器
、４１．４２ＮΔＮＤゲート、４３ ＮＯＲゲート、５
０ 遅延回路、６０ アップ／ダウン・カウンタ、
７０ デコーダ、８０ 抵抗網、Ｕ アップ信号、
Ｄ ダウン信号、Ｃ第１クロックパルスとしてのクロッ
クパルス、ＣＬＫ 第２クロックパルスとしてのクロ
ックパルス、Ｒリセット信号、Ｕ／Ｄ アップ／ダウン
切換信号、ＰＥ プリセットイネーブル信号、Ｑｌ、
Ｑ２． Ｑｓ、 Ｑ４ 分周比選択端子。 第 図 ■ ■ 第 図 第 ア 図 簗 図 第 図
Claims (1)
- １）アップ信号及びダウン信号の入力の夫々に対応した
状態をとりアップ／ダウン切換信号を出力する順序回路
と、第１クロックパルスを発振する発振器と、該アップ
信号及びダウン信号のいずれかの入力により第１クロッ
クパルスを分周して第２クロックパルスを作成する分周
比選択端子を有する分周器と、アップ／ダウン切換信号
を入力とすると共に第２クロックパルスを入力するアッ
プ／ダウン・カウンタを含むカウンタ回路であって、該
分周比選択端子の複数の所定端子に接続した論理回路を
以て構成される遅延回路を介して、第２クロックパルス
を該アップ／ダウン切換信号より第１クロックパルスの
整数倍周期分だけ遅延させて該アップ／ダウン・カウン
タに供給することを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP731789A JPH02188026A (ja) | 1989-01-13 | 1989-01-13 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP731789A JPH02188026A (ja) | 1989-01-13 | 1989-01-13 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02188026A true JPH02188026A (ja) | 1990-07-24 |
Family
ID=11662612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP731789A Pending JPH02188026A (ja) | 1989-01-13 | 1989-01-13 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02188026A (ja) |
-
1989
- 1989-01-13 JP JP731789A patent/JPH02188026A/ja active Pending
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