JPH02174328A - 回線制御処理装置 - Google Patents
回線制御処理装置Info
- Publication number
- JPH02174328A JPH02174328A JP33039688A JP33039688A JPH02174328A JP H02174328 A JPH02174328 A JP H02174328A JP 33039688 A JP33039688 A JP 33039688A JP 33039688 A JP33039688 A JP 33039688A JP H02174328 A JPH02174328 A JP H02174328A
- Authority
- JP
- Japan
- Prior art keywords
- error correction
- control circuit
- circuit
- field
- code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims description 13
- 238000001514 detection method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、回線制御処理装置に関する。
従来の回線制御処理装置は、誤り制御として、誤り検出
符号を終了フラグの直前に持っており、受信データに誤
りが検出された場合、そのフレームを無視している。
符号を終了フラグの直前に持っており、受信データに誤
りが検出された場合、そのフレームを無視している。
したがって、１ビット誤りでも伝送制御手順またはタイ
ムアウト処理により当該フレームの再送処理を行なう必
要かあり、処理効率が落ちる。
ムアウト処理により当該フレームの再送処理を行なう必
要かあり、処理効率が落ちる。
また、再送処理でデータ誤りが救えない場合、回線ダウ
ンとなる。
ンとなる。
本発明によれば、
［回線上のデータを受信する受信制御回路と、前記受信
制御回路の出力信号中に含まれる開始フラグに続くアド
レスフィールドと自局アドレスとの比較を行なうアドレ
ス比較回路と、前記アドレス比較回路の比較結果が一致
した場合にアドレスフィールド、情報フィールドおよび
誤り訂正フィールド信号を入力する誤り訂正回路と、 前記誤り訂正回路からの符号誤りの有無、符号誤り訂正
情報および情報フィールド信号を入力とする演算制御回
路と、 前記演算制御回路からの送信データに誤り訂正符号を付
加する誤り訂正符号付加回路と、前記誤り訂正符号付加
回路の出力信号の前後に開始フラグおよび終了フラグを
付加し、回線上の送信権を得た時点に回線にデータを送
信し、前記受信制御回路の出力信号をそのまま回線上に
送信する送信制御回路とを 有することを特徴とする回線制御処理装置」が得られる
。
制御回路の出力信号中に含まれる開始フラグに続くアド
レスフィールドと自局アドレスとの比較を行なうアドレ
ス比較回路と、前記アドレス比較回路の比較結果が一致
した場合にアドレスフィールド、情報フィールドおよび
誤り訂正フィールド信号を入力する誤り訂正回路と、 前記誤り訂正回路からの符号誤りの有無、符号誤り訂正
情報および情報フィールド信号を入力とする演算制御回
路と、 前記演算制御回路からの送信データに誤り訂正符号を付
加する誤り訂正符号付加回路と、前記誤り訂正符号付加
回路の出力信号の前後に開始フラグおよび終了フラグを
付加し、回線上の送信権を得た時点に回線にデータを送
信し、前記受信制御回路の出力信号をそのまま回線上に
送信する送信制御回路とを 有することを特徴とする回線制御処理装置」が得られる
。
次に、本発明の一実施例を示した図面を参照して、本発
明をより詳細に説明する。
明をより詳細に説明する。
第２図を参照すると、本発明の一実施例において使用さ
れるフレームは、開始フラグ１と、アドレスフィールド
２と、情報フィールド３と、誤り訂正符号４と、終了フ
ラグ５とから構成されている。
れるフレームは、開始フラグ１と、アドレスフィールド
２と、情報フィールド３と、誤り訂正符号４と、終了フ
ラグ５とから構成されている。
第１図を参照すると、この実施例においては、第２図に
示した構成を有するフレームが回線上のデータ１１とし
て、受信制御回路１０に入力される。アドレス比較回路
２０において、受信制御回路１０の出力信号１２中に含
まれる開始フラグに続くアドレスフィールドと自局アド
レスとが比較される。比較結果が一致を示す場合、アド
レスフィールド、情報フィールドおよび誤り訂正フィー
ルドを誤り訂正回路３０の入力信号２１とする。誤り訂
正回路３０では、アドレスフィールド、情報フィールド
および誤り訂正フィールドにおける符号誤りの有無を知
らせる信号３１、符号誤り訂正情報３２および情報フィ
ールド信号３３を、演算制御回ｉ￥８４０に入力する。
示した構成を有するフレームが回線上のデータ１１とし
て、受信制御回路１０に入力される。アドレス比較回路
２０において、受信制御回路１０の出力信号１２中に含
まれる開始フラグに続くアドレスフィールドと自局アド
レスとが比較される。比較結果が一致を示す場合、アド
レスフィールド、情報フィールドおよび誤り訂正フィー
ルドを誤り訂正回路３０の入力信号２１とする。誤り訂
正回路３０では、アドレスフィールド、情報フィールド
および誤り訂正フィールドにおける符号誤りの有無を知
らせる信号３１、符号誤り訂正情報３２および情報フィ
ールド信号３３を、演算制御回ｉ￥８４０に入力する。
演算制御回路４０では、符号誤りの有無、符号誤り訂正
情報および情へフィールド信号により、信頼性の高いデ
ータを得る。
情報および情へフィールド信号により、信頼性の高いデ
ータを得る。
次に、データを送１Δする場合は、誤り訂正符号付加回
路５０にて、送信データ４１に誤り訂正符号を付加する
。さらに、送信制御回路６０にて、誤り訂正符号付加回
路５０の出力信号５１の前後に開始フラグおよび終了フ
ラグを付加し、回線上の送信権を得た時点に回線にデー
タを送信する。
路５０にて、送信データ４１に誤り訂正符号を付加する
。さらに、送信制御回路６０にて、誤り訂正符号付加回
路５０の出力信号５１の前後に開始フラグおよび終了フ
ラグを付加し、回線上の送信権を得た時点に回線にデー
タを送信する。
また、受信制御回路１０の出力信号１２を受信制御回路
１０からの出力クロック１３にしたがって１ビット遅れ
で送信する。
１０からの出力クロック１３にしたがって１ビット遅れ
で送信する。
受信制御回路において、フレーム同期にて回線上のデー
タを得、そのデータをそのまま送信制御回路に送り、１
ビット遅れで回線上に送出すると同時に、受信したデー
タの開始フラグに続くアドレスフィールドの比較を行な
い、アドレスフィールドが自局アドルスと一致している
場合にのみ、アドレスフィールド、情報フィールド、誤
り訂正フィールドの順に誤り訂正回路へデータ送り、誤
り訂正回路にてアドレスフィールド、情報フィールド、
誤り訂正フィールドに符号誤りが存在するか判定し、符
号誤りが存在しない場合は情報フィールドをそのまま有
効データとして、符号誤りがアドレスフィールドに存在
する場合は、訂正可能／訂正不可能誤りにかかわらず当
該フレームを無視し、また符号誤りが情報フィールドに
存在する場合は訂正可能誤りのときは訂正情報により訂
正後有効データとし、訂正不能誤りのときは、当該フレ
ームを無視する。また誤り訂正符号に符号誤りが存在す
る場合は情報フィールドをそのまま有効データとして使
用する。なお、誤り訂正符号としては現在磁気ディスク
の制御装置で使用されているファイアコード等が考えら
れる。
タを得、そのデータをそのまま送信制御回路に送り、１
ビット遅れで回線上に送出すると同時に、受信したデー
タの開始フラグに続くアドレスフィールドの比較を行な
い、アドレスフィールドが自局アドルスと一致している
場合にのみ、アドレスフィールド、情報フィールド、誤
り訂正フィールドの順に誤り訂正回路へデータ送り、誤
り訂正回路にてアドレスフィールド、情報フィールド、
誤り訂正フィールドに符号誤りが存在するか判定し、符
号誤りが存在しない場合は情報フィールドをそのまま有
効データとして、符号誤りがアドレスフィールドに存在
する場合は、訂正可能／訂正不可能誤りにかかわらず当
該フレームを無視し、また符号誤りが情報フィールドに
存在する場合は訂正可能誤りのときは訂正情報により訂
正後有効データとし、訂正不能誤りのときは、当該フレ
ームを無視する。また誤り訂正符号に符号誤りが存在す
る場合は情報フィールドをそのまま有効データとして使
用する。なお、誤り訂正符号としては現在磁気ディスク
の制御装置で使用されているファイアコード等が考えら
れる。
以上説明したように、本発明によれば、回線制御装置の
誤り検出符号を誤り訂正符号に変えることにより、信頼
性および効率ともに向上させることができる。
誤り検出符号を誤り訂正符号に変えることにより、信頼
性および効率ともに向上させることができる。
第１図は本発明の第一の実施例のブロック図、第２図は
本実施例に使用されるフレームの構成図である。 １・・・開女台フラグ、２・・・アドレスフィールド、
３・・情報フィールド、４・・・誤り訂正フィールド、
５・・・終了フラグ、１０・・・受信制御回路、１１・
・・受信テーク、１２・・・受信制御回路出力、１３・
・・受信制御回路出力クロック、２０・・・アドレス比
軸回路、２１・・・アドレス比較回路出力、３０・・・
誤り訂正回路、３１・・・符号誤りの有無を知らせる１
８号、３２・・・符号誤り訂正情報、３３・・・情報フ
ィールド信号、４０・・・演算制御回路、４１・・・演
算制御出力信号、５０・・・誤り訂正符号付加回路、５
１・・・誤り訂正符号付加回路出力、６０・・・送信制
御回路、６１・・・送信制御回路出力。
本実施例に使用されるフレームの構成図である。 １・・・開女台フラグ、２・・・アドレスフィールド、
３・・情報フィールド、４・・・誤り訂正フィールド、
５・・・終了フラグ、１０・・・受信制御回路、１１・
・・受信テーク、１２・・・受信制御回路出力、１３・
・・受信制御回路出力クロック、２０・・・アドレス比
軸回路、２１・・・アドレス比較回路出力、３０・・・
誤り訂正回路、３１・・・符号誤りの有無を知らせる１
８号、３２・・・符号誤り訂正情報、３３・・・情報フ
ィールド信号、４０・・・演算制御回路、４１・・・演
算制御出力信号、５０・・・誤り訂正符号付加回路、５
１・・・誤り訂正符号付加回路出力、６０・・・送信制
御回路、６１・・・送信制御回路出力。
Claims (1)
- 【特許請求の範囲】 回線上のデータを受信する受信制御回路と、前記受信制
御回路の出力信号中に含まれる開始フラグに続くアドレ
スフィールドと自局アドレスとの比較を行なうアドレス
比較回路と、 前記アドレス比較回路の比較結果が一致した場合にアド
レスフィールド、情報フィールドおよび誤り訂正フィー
ルド信号を入力する誤り訂正回路と、 前記誤り訂正回路からの符号誤りの有無、符号誤り訂正
情報および情報フィールド信号を入力とする演算制御回
路と、 前記演算制御回路からの送信データに誤り訂正符号を付
加する誤り訂正符号付加回路と、 前記誤り訂正符号付加回路の出力信号の前後に開始フラ
グおよび終了フラグを付加し、回線上の送信権を得た時
点に回線にデータを送信し、前記受信制御回路の出力信
号をそのまま回線上に送信する送信制御回路とを 有することを特徴とする回線制御処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33039688A JPH02174328A (ja) | 1988-12-26 | 1988-12-26 | 回線制御処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33039688A JPH02174328A (ja) | 1988-12-26 | 1988-12-26 | 回線制御処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02174328A true JPH02174328A (ja) | 1990-07-05 |
Family
ID=18232134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33039688A Pending JPH02174328A (ja) | 1988-12-26 | 1988-12-26 | 回線制御処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02174328A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673692B1 (ko) * | 2000-03-16 | 2007-01-23 | 엘지엔시스(주) | 패리티 블록코드를 이용한 오류 복구방법 |
-
1988
- 1988-12-26 JP JP33039688A patent/JPH02174328A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673692B1 (ko) * | 2000-03-16 | 2007-01-23 | 엘지엔시스(주) | 패리티 블록코드를 이용한 오류 복구방법 |
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