JPH02164794A - 化合物半導体のエピタキシヤル成長方法 - Google Patents
化合物半導体のエピタキシヤル成長方法Info
- Publication number
- JPH02164794A JPH02164794A JP31925088A JP31925088A JPH02164794A JP H02164794 A JPH02164794 A JP H02164794A JP 31925088 A JP31925088 A JP 31925088A JP 31925088 A JP31925088 A JP 31925088A JP H02164794 A JPH02164794 A JP H02164794A
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial growth
- compound semiconductor
- groove
- wafer
- foreign matter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 13
- 150000001875 compounds Chemical class 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 4
- 238000000151 deposition Methods 0.000 claims abstract 2
- 238000005530 etching Methods 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 4
- 235000012431 wafers Nutrition 0.000 description 20
- 241000238557 Decapoda Species 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＩＣ，レーザー、発光ダイオード等の化合物
半導体素子の材料として用いられるエピタキシャルウェ
ハの成長方法に関するものである。
半導体素子の材料として用いられるエピタキシャルウェ
ハの成長方法に関するものである。
［発明が解決しようとする課８］
ＧａＡｓ、 ＩｎＰ等化合物半導体の基板は、結晶成長
時、あるいは加工の工程で発生する内部応力が、スライ
スの際に開放されるため、基板ウェハの形状は完全な平
面でなり、湾曲している。また、基板ウェハにＧａＡｓ
、 ＩｎＰ、 ＡｊＧａＡｓ等をエピタキシャル成長さ
せたエピウェハは、基板とエビ層の間、エビ層と他のエ
ビ層の間に発生する応力のため、湾曲する。このため、
ウェハの形状が完全な平板であることを前提にした素子
作成用の装置で素子を作成しようとしても、ウェハ全体
に素子が作成されるとは限らなかった。
時、あるいは加工の工程で発生する内部応力が、スライ
スの際に開放されるため、基板ウェハの形状は完全な平
面でなり、湾曲している。また、基板ウェハにＧａＡｓ
、 ＩｎＰ、 ＡｊＧａＡｓ等をエピタキシャル成長さ
せたエピウェハは、基板とエビ層の間、エビ層と他のエ
ビ層の間に発生する応力のため、湾曲する。このため、
ウェハの形状が完全な平板であることを前提にした素子
作成用の装置で素子を作成しようとしても、ウェハ全体
に素子が作成されるとは限らなかった。
［発明の構成コ
本発明は上記課題を解決する目的でなされたものであっ
て、基板ウェハを、作成しようとするデバイスの形状に
適当な形にエツチングを施して網目状の溝を作り、残っ
た部分にエピタキシャル成長を行って素子を作成する方
法である。
て、基板ウェハを、作成しようとするデバイスの形状に
適当な形にエツチングを施して網目状の溝を作り、残っ
た部分にエピタキシャル成長を行って素子を作成する方
法である。
この場合、エツチングによって形成された溝の中にＳ１
３！１４ ＮあるいはＳＩＯ□等を堆積させた後、エピ
タキシャル成長を施し、しかる後に当該堆積物を除去し
、素子を作成すれば、より良質のものが得られる。
３！１４ ＮあるいはＳＩＯ□等を堆積させた後、エピ
タキシャル成長を施し、しかる後に当該堆積物を除去し
、素子を作成すれば、より良質のものが得られる。
第１図は、上記方法における工程の模式図であり、
Φ〜■順で工程が進行する。
■で湾曲した基板ウェハ１を示す。
■でウェハ１の表面よりエツチングにより溝２が形成さ
れることを示す。図では一方向の溝２しか示していない
が、図示の溝２と直交する方向にも同様な間隔をもって
溝が形成される。溝深さはｌ１ｍ以上必要である。また
、溝幅は０．１−ｍまで狭くできる。
れることを示す。図では一方向の溝２しか示していない
が、図示の溝２と直交する方向にも同様な間隔をもって
溝が形成される。溝深さはｌ１ｍ以上必要である。また
、溝幅は０．１−ｍまで狭くできる。
■で異物３を溝中に堆積させたことを示す。異物は５１
３Ｎ４（窒化シリコンＬ ５ｔｏＱ（酸化シリコン）等
が適当である。
３Ｎ４（窒化シリコンＬ ５ｔｏＱ（酸化シリコン）等
が適当である。
■でエピタキシャル層４を成長させたことを示す。
■で異物３を除去したことを示す。
上記のとおり、基板ウェハ１に溝２を形成することで基
板１の表面に平行な応力が緩和され、基板ウェハ１が平
板となる。
板１の表面に平行な応力が緩和され、基板ウェハ１が平
板となる。
その上に形成されるエピタキシャル層４も基板の形状を
受けつぐので、溝２の部分は凹となったエピタキシャル
ウェハが製造される。
受けつぐので、溝２の部分は凹となったエピタキシャル
ウェハが製造される。
溝２に異物３を堆積させると異物３上にはエピタキシャ
ル成長しない。
ル成長しない。
［実施例］
ＴＴＶ（Ｔｏｔａｌ Ｔｂ１ｃｈｎｅｓｓ Ｖａｒｌａ
ｔｌｏｎ：総厚み変化）４μｍの湾曲した（ｉａＡｓウ
ェハ（２インチ径・厚み４００ｊｆｆｉ）にプラズマエ
ツチングで１■會間隔にＯＦ（ウェハの表裏と面方位を
区別しやすいようにウェハの一部を襞間したもの）に平
行及び水平な方向に２００ｊａの溝を形成したところＴ
ＴＶは１ＩＩ１１となった・ この基板ウェハにプラズマＣＶ’Ｄ法にてＳｌ、Ｎ４（
窒化シリコン）を堆積させ、溝の上部を残して除去した
。
ｔｌｏｎ：総厚み変化）４μｍの湾曲した（ｉａＡｓウ
ェハ（２インチ径・厚み４００ｊｆｆｉ）にプラズマエ
ツチングで１■會間隔にＯＦ（ウェハの表裏と面方位を
区別しやすいようにウェハの一部を襞間したもの）に平
行及び水平な方向に２００ｊａの溝を形成したところＴ
ＴＶは１ＩＩ１１となった・ この基板ウェハにプラズマＣＶ’Ｄ法にてＳｌ、Ｎ４（
窒化シリコン）を堆積させ、溝の上部を残して除去した
。
ＭＢＥ法でその上にＡｊＧａＡｓｌｉを１μ閣、さらに
その上にＧａＡｓ層を１１１ｍ成長させた。
その上にＧａＡｓ層を１１１ｍ成長させた。
成長後、溝中のＳｌ、Ｎ４を除去し、再び湾曲を測定し
たところ、ＴＴＶはＩＩ鵬であった。
たところ、ＴＴＶはＩＩ鵬であった。
［発明の効果コ
以上説明したように、基板ウェハに溝を形成するとウェ
ハの湾曲が是正される。
ハの湾曲が是正される。
このための工程は難しいものではなく、基板ウェハのス
ライス、研磨工程でも、従来はど湾曲に気を使うことも
必要ない。しかも、その基板の上に成長するエピタキシ
ャル層は湾曲しないので、化合物半導体のエピタキシャ
ルウェハ、特に多層薄膜ウェハの作成に用いると効果的
である。
ライス、研磨工程でも、従来はど湾曲に気を使うことも
必要ない。しかも、その基板の上に成長するエピタキシ
ャル層は湾曲しないので、化合物半導体のエピタキシャ
ルウェハ、特に多層薄膜ウェハの作成に用いると効果的
である。
第１図■、■、■、■、■は本発明の製造工程を模式的
に示す。 ■・・・基板ウェハ、２・・・溝、３・・・異物、４・
・・エピタキシャル層。
に示す。 ■・・・基板ウェハ、２・・・溝、３・・・異物、４・
・・エピタキシャル層。
Claims (6)
- （１）化合物半導体の基板ウェハに網目状の溝を形成し
、その上にエピタキシャル成長を行うことを特徴とする
化合物半導体のエピタキシャル成長方法。 - （２）化合物半導体の基板ウェハに網目状の溝を形成し
、溝の中に異物を堆積させてエピタキシャル成長を行い
、エピタキシャル成長後に前記異物を除去することを特
徴とするエピタキシャル成長方法。 - （３）請求項（２）において当該異物が窒化シリコンで
ある化合物半導体のエピタキシャル成長方法。 - （４）請求項（２）において当該異物が酸化シリコンで
ある化合物半導体のエピタキシャル成長方法。 - （５）請求項（１）〜（４）において溝の深さを１０μ
ｍ以上とする化合物半導体のエピタキシャル成長方法。 - （６）請求項（１）〜（５）において溝をエッチングに
よって形成する化合物半導体のエピタキシャル成長方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31925088A JPH02164794A (ja) | 1988-12-17 | 1988-12-17 | 化合物半導体のエピタキシヤル成長方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31925088A JPH02164794A (ja) | 1988-12-17 | 1988-12-17 | 化合物半導体のエピタキシヤル成長方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02164794A true JPH02164794A (ja) | 1990-06-25 |
Family
ID=18108093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31925088A Pending JPH02164794A (ja) | 1988-12-17 | 1988-12-17 | 化合物半導体のエピタキシヤル成長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02164794A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661074A (en) * | 1995-02-03 | 1997-08-26 | Advanced Technology Materials, Inc. | High brightness electroluminescent device emitting in the green to ultraviolet spectrum and method of making the same |
-
1988
- 1988-12-17 JP JP31925088A patent/JPH02164794A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661074A (en) * | 1995-02-03 | 1997-08-26 | Advanced Technology Materials, Inc. | High brightness electroluminescent device emitting in the green to ultraviolet spectrum and method of making the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03276716A (ja) | 酸化物でマスクされたＳｉ基板上にＳｉＧｅ層を被着する方法 | |
| JPS58159322A (ja) | マスク上に単結晶層を形成する方法 | |
| JP3274190B2 (ja) | 半導体エピタキシャル基板の製造方法 | |
| JPH02164794A (ja) | 化合物半導体のエピタキシヤル成長方法 | |
| JP4196542B2 (ja) | 気相成長用サセプタ及びこれを用いた気相成長方法 | |
| JPH02237021A (ja) | 半導体装置の製造方法 | |
| JPH0714775A (ja) | シリコン支持体にｐｎ接合を製造する方法 | |
| JPH09181349A (ja) | 半導体デバイスの製造方法 | |
| JPH0722122B2 (ja) | 半導体基体の製造方法 | |
| JPH09213631A (ja) | 半導体素子および製造方法 | |
| TW200509224A (en) | Surface processing method, manufacturing method of silicon epitaxy wafer and silicon epitaxy wafer | |
| JPS5923104B2 (ja) | 軟ｘ線露光用マスクの製造方法 | |
| JPH02152221A (ja) | Ｓｏｉ基板の製造方法 | |
| US6372521B1 (en) | Post epitaxial thermal oxidation | |
| JPH04188720A (ja) | 気相成長用サセプタのエッチング方法 | |
| JPH05144727A (ja) | ヘテロエピタキシヤルウエーハの製造方法 | |
| JPH04307735A (ja) | 半導体装置の製造方法 | |
| JPH1070056A (ja) | 半導体基板およびその製造方法 | |
| JP2932544B2 (ja) | 誘電体分離基板の製造方法 | |
| JPS6325295A (ja) | 半導体エピタキシヤルウエハ | |
| JPS6122645A (ja) | 半導体デバイス用基板およびその製造方法 | |
| JPH04311029A (ja) | 半導体薄膜の製造方法 | |
| JPH0258848A (ja) | 半導体装置の製造方法 | |
| JPS60160115A (ja) | 埋込み層を有する半導体基板の製作方法 | |
| JPS62188240A (ja) | 半導体装置の製造方法 |