JPS62188240A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62188240A JPS62188240A JP3008486A JP3008486A JPS62188240A JP S62188240 A JPS62188240 A JP S62188240A JP 3008486 A JP3008486 A JP 3008486A JP 3008486 A JP3008486 A JP 3008486A JP S62188240 A JPS62188240 A JP S62188240A
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関する。
［従来の技術〕
従来、半導体基板上にエピタキシャル結晶層を有する電
界効果型半導体装置の製造方法において、素子分離領域
の形成は、第２図（ａ＞、（ｂ）に示すような方法が用
いられている。すなわち、第２図（ａ）に示すように、
半導体基板１５の上に能動層１６である半導体結晶層を
エピタキシャル成長した後に、能動層１６よりも深くエ
ツチングすることにより第２図（ｂ）に示すように、素
子分離領域である溝１７を形成する。
界効果型半導体装置の製造方法において、素子分離領域
の形成は、第２図（ａ＞、（ｂ）に示すような方法が用
いられている。すなわち、第２図（ａ）に示すように、
半導体基板１５の上に能動層１６である半導体結晶層を
エピタキシャル成長した後に、能動層１６よりも深くエ
ツチングすることにより第２図（ｂ）に示すように、素
子分離領域である溝１７を形成する。
上述した従来の半導体装置の素子分離領域の形成方法は
工程が単純であるが、半導体基板上に大きな段差ができ
るため、後の工程で微細な加工を施すのが困難になると
いう問題点がある。
工程が単純であるが、半導体基板上に大きな段差ができ
るため、後の工程で微細な加工を施すのが困難になると
いう問題点がある。
本発明の目的は、半導体基板表面に段差の少い素子分離
領域を有する半導体装置の製造方法を提供することにあ
る。
領域を有する半導体装置の製造方法を提供することにあ
る。
（問題点を解決するための手段］
本発明の半導体装置の製造方法は、半導体装置上にホト
レジスト膜を形成した後このホトレジスト膜の所定の部
分に開孔部を形成する工程と、前記ポ）・レジス）〜膜
をマスクとして前記半導体基板に講を形成する工程と、
前記溝を含む全面に絶縁膜を形成した後リフトオフ法に
より前記溝にのみ絶縁膜を残す工程と、分子線結晶成長
法により全面に半導体結晶層を成長させ前記溝中の絶縁
膜上に高抵抗の半導体多結晶層を形成する工程とを含ん
で構成される。
レジスト膜を形成した後このホトレジスト膜の所定の部
分に開孔部を形成する工程と、前記ポ）・レジス）〜膜
をマスクとして前記半導体基板に講を形成する工程と、
前記溝を含む全面に絶縁膜を形成した後リフトオフ法に
より前記溝にのみ絶縁膜を残す工程と、分子線結晶成長
法により全面に半導体結晶層を成長させ前記溝中の絶縁
膜上に高抵抗の半導体多結晶層を形成する工程とを含ん
で構成される。
〔実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明する為
の工程順に示した半導体チップの断面図である。まず、
第１図（ａ）に示すように、半絶縁性のＧａＡｓ基板１
上にフォトレジスト膜２を形成した後、フォ１−リソグ
ラフィー法により素子分離領域とするべき部分に開孔部
５を形成する。
の工程順に示した半導体チップの断面図である。まず、
第１図（ａ）に示すように、半絶縁性のＧａＡｓ基板１
上にフォトレジスト膜２を形成した後、フォ１−リソグ
ラフィー法により素子分離領域とするべき部分に開孔部
５を形成する。
次に、第１図（ｂ）に示すように、ＧａＡｓ基板１をエ
ツチングし、深さ約０．２μｍの溝６を形成する。続い
て、全面にスパッタリング法により厚さ０．１μｒｎの
酸ｆヒケイ素膜３を形成する。
ツチングし、深さ約０．２μｍの溝６を形成する。続い
て、全面にスパッタリング法により厚さ０．１μｒｎの
酸ｆヒケイ素膜３を形成する。
次に、第１ 歯（ｃ ）に示すように、リフｌ−オフ法
によりフォトレジスト膜２と一緒に溝６以外の部分の酸
化ケイ素膜３を除去する。このときの講６中の酸化ケイ
素膜３の面はＧａＡｓ基板１が露出した面より０．］Ｊ
ｚｍ以下にある。
によりフォトレジスト膜２と一緒に溝６以外の部分の酸
化ケイ素膜３を除去する。このときの講６中の酸化ケイ
素膜３の面はＧａＡｓ基板１が露出した面より０．］Ｊ
ｚｍ以下にある。
次に、第１図（ｄ）に示すように、分子線結晶成長法に
より厚さ１μｍのエピタキシャルＧａＡｓ層を成長させ
ると、講６中の酸化ケイ素膜３上には多結晶ＧａＡＳ層
４Ａが形成され、ＧａＡＳ基板ｌ基板比している部分に
は単結晶ＧａＡｓ層４が形成される。
より厚さ１μｍのエピタキシャルＧａＡｓ層を成長させ
ると、講６中の酸化ケイ素膜３上には多結晶ＧａＡＳ層
４Ａが形成され、ＧａＡＳ基板ｌ基板比している部分に
は単結晶ＧａＡｓ層４が形成される。
多結晶ＧａＡＳ層４Ａは高抵抗を示し、密度が単結晶Ｇ
ａＡｓ層４より小さいなめ膜厚は単結晶ＧａＡｓ層４よ
り１０％程度厚くなる。しかし、多結晶ＧａＡｓ層４Ａ
は単結晶ＧａＡｓ層４よりも０．１μｍ下部から成長し
ているため、結果的に第１図（ｄ）に示したように平坦
な素子分離領域７を形成することができる。
ａＡｓ層４より小さいなめ膜厚は単結晶ＧａＡｓ層４よ
り１０％程度厚くなる。しかし、多結晶ＧａＡｓ層４Ａ
は単結晶ＧａＡｓ層４よりも０．１μｍ下部から成長し
ているため、結果的に第１図（ｄ）に示したように平坦
な素子分離領域７を形成することができる。
上述の例は、単結晶ＧａＡＳ層４の厚さが１μｍのとき
の実施例であるが、厚さが異なる場合もＧａＡｓ基板１
のエツチング量及び酸化ケイ素膜３の厚さを、１ｌＷ１
節することにより素子分離領域を平坦にすることが可能
である。
の実施例であるが、厚さが異なる場合もＧａＡｓ基板１
のエツチング量及び酸化ケイ素膜３の厚さを、１ｌＷ１
節することにより素子分離領域を平坦にすることが可能
である。
また、上記実施例ではＧａＡｓ基板を用いた場合につい
て説明したが、ＳｉやｒｎＰの基板を用いてもよいこと
は勿論である。
て説明したが、ＳｉやｒｎＰの基板を用いてもよいこと
は勿論である。
［゛発明の効果）
以上説明したように本発明は、素子分離領域を形成する
溝中に、絶縁膜と高抵抗の半導体多結晶層を形成するこ
とにより、半導体基板表面に段差の少い素子分子４１１
領域を有する半導体装置が得られるという効果がある。
溝中に、絶縁膜と高抵抗の半導体多結晶層を形成するこ
とにより、半導体基板表面に段差の少い素子分子４１１
領域を有する半導体装置が得られるという効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するン
５の工程順に示した半導体チップの断面図、第２図（ａ
）、（ｂ）は従来の半導体装置の製造方法を説明する為
の工程順に示した半導体チップの断面図である。 ■・・・ＧａＡｓ基板、２・・・フォトレジスト膜、３
・・・酸化ケイ素膜、・１・・・単結晶ＧａＡｓ層、４
Ａ・・・多結晶ＧａＡＳ層、５・・・開孔部、６・・・
渦、７・・・素子分離領域、１５・・・半導体基板、１
６・・・能動層、１７・・・溝。 ・ へゝ〜 ＄ ｌ 河 Ｉｔ。 第 ２ 図
５の工程順に示した半導体チップの断面図、第２図（ａ
）、（ｂ）は従来の半導体装置の製造方法を説明する為
の工程順に示した半導体チップの断面図である。 ■・・・ＧａＡｓ基板、２・・・フォトレジスト膜、３
・・・酸化ケイ素膜、・１・・・単結晶ＧａＡｓ層、４
Ａ・・・多結晶ＧａＡＳ層、５・・・開孔部、６・・・
渦、７・・・素子分離領域、１５・・・半導体基板、１
６・・・能動層、１７・・・溝。 ・ へゝ〜 ＄ ｌ 河 Ｉｔ。 第 ２ 図
Claims (1)
- 半導体基板上にホトレジスト膜を形成した後該ホトレジ
スト膜の所定の部分に開孔部を形成する工程と、前記ホ
トレジスト膜をマスクとして前記半導体基板に溝を形成
する工程と、前記溝を含む全面に絶縁膜を形成した後リ
フトオフ法により前記溝にのみ絶縁膜を残す工程と、分
子線結晶成長法により全面に半導体結晶層を成長させ前
記溝中の絶縁膜上に高抵抗の半導体多結晶層を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008486A JPS62188240A (ja) | 1986-02-13 | 1986-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008486A JPS62188240A (ja) | 1986-02-13 | 1986-02-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62188240A true JPS62188240A (ja) | 1987-08-17 |
Family
ID=12293929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008486A Pending JPS62188240A (ja) | 1986-02-13 | 1986-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62188240A (ja) |
-
1986
- 1986-02-13 JP JP3008486A patent/JPS62188240A/ja active Pending
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