JPH02153529A - 高電圧デバイス用抵抗性電界シールド - Google Patents
高電圧デバイス用抵抗性電界シールドInfo
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- JPH02153529A JPH02153529A JP63259625A JP25962588A JPH02153529A JP H02153529 A JPH02153529 A JP H02153529A JP 63259625 A JP63259625 A JP 63259625A JP 25962588 A JP25962588 A JP 25962588A JP H02153529 A JPH02153529 A JP H02153529A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
-
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- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
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- H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の背景）
［発明の属する技術分野］
本発明は改良された抵抗性電界シールドを有する高電圧
デバイス、特に半絶縁性窒化シリコン（ｓｉｎ−ＳｉＮ
）層からなる抵抗性電界シールドを有する高電圧デバイ
スに関する。
デバイス、特に半絶縁性窒化シリコン（ｓｉｎ−ＳｉＮ
）層からなる抵抗性電界シールドを有する高電圧デバイ
スに関する。
［従来技術の説明］
高電圧ディスクリートデバイス及び集積回路の破壊電圧
及び／または洩れ電流は最外部のパッシベーション層の
トップ表面上の電荷（通常イオン性）の存在によって悪
影響を受ける。またこれらの移動電荷は表面チャンネル
を形成し、この表面チャンネルはエミッタ・ベース電極
間、エミッタ拳コレクタ電極間、あるいはコレクタ・ベ
ース電極間に分路抵抗を形成する。電界、高温、及び／
または湿気が存在すると、これらの表面イオンは再分配
して、チップの表面上で大きな外部ポテンシャルを作る
。さらに、上部パッシベーション層のクラックあるいは
ピンホールは電荷をこの層の中あるいは表面に洩れさせ
、初期点から拡げさせる。もしこの洩れ電荷によって生
じるポテンシャルがその下のシリコンのポテンシャルと
異なると、電界集中の結果、高電圧デバイスの破壊電圧
及び洩れ電流の劣化をもたらす。
及び／または洩れ電流は最外部のパッシベーション層の
トップ表面上の電荷（通常イオン性）の存在によって悪
影響を受ける。またこれらの移動電荷は表面チャンネル
を形成し、この表面チャンネルはエミッタ・ベース電極
間、エミッタ拳コレクタ電極間、あるいはコレクタ・ベ
ース電極間に分路抵抗を形成する。電界、高温、及び／
または湿気が存在すると、これらの表面イオンは再分配
して、チップの表面上で大きな外部ポテンシャルを作る
。さらに、上部パッシベーション層のクラックあるいは
ピンホールは電荷をこの層の中あるいは表面に洩れさせ
、初期点から拡げさせる。もしこの洩れ電荷によって生
じるポテンシャルがその下のシリコンのポテンシャルと
異なると、電界集中の結果、高電圧デバイスの破壊電圧
及び洩れ電流の劣化をもたらす。
この影響を制限する技術は、デバイスの表面に接触し、
この表面上で導体に電気的接触を形成する抵抗性電界シ
ールドを用いて、この表面を電荷の影響から保護するこ
とである。半絶縁性ポリシリコン（Ｓ Ｉ ＰＯＳ）層
はこのようなシールド層として用いることができる。こ
の種の電界シールドの説明は１９８５年１２月のアイ・
イー・イー・プロシーディング（ＩＥＥＥ Ｐｒｏｃｅ
ｅｄｌｎｇｓ）第１３２巻パート１第６号第２８１−２
８３頁のショー・エヌ・サンドエ（Ｊ、Ｎ、５ａｎｄｏ
ｓ）らの文献“シリコン高電圧デバイス上のＳ Ｉ Ｐ
Ｏ３の特性及びモデル化に述べられている。５ＩＰＯＳ
シールド層の利用によって生じる問題はそれかい（つか
の応用（例えば超高圧応用）で許容できる以上の洩れ電
流が発生してしまうことである。
この表面上で導体に電気的接触を形成する抵抗性電界シ
ールドを用いて、この表面を電荷の影響から保護するこ
とである。半絶縁性ポリシリコン（Ｓ Ｉ ＰＯＳ）層
はこのようなシールド層として用いることができる。こ
の種の電界シールドの説明は１９８５年１２月のアイ・
イー・イー・プロシーディング（ＩＥＥＥ Ｐｒｏｃｅ
ｅｄｌｎｇｓ）第１３２巻パート１第６号第２８１−２
８３頁のショー・エヌ・サンドエ（Ｊ、Ｎ、５ａｎｄｏ
ｓ）らの文献“シリコン高電圧デバイス上のＳ Ｉ Ｐ
Ｏ３の特性及びモデル化に述べられている。５ＩＰＯＳ
シールド層の利用によって生じる問題はそれかい（つか
の応用（例えば超高圧応用）で許容できる以上の洩れ電
流が発生してしまうことである。
５ＩＰＯ３電界シールドの効率を上げる１つの技術は１
９８６年４月１日にアールφビー・コミツゾリ（Ｒ，Ｂ
、Ｃｏｍ１ｚｚｏｌｉ）に出されたアメリカ特許節４．
５８０，１５８号に開示されている。分割５ＩＰＯ３層
は抵抗性電界シールドとしてコミッゾリ氏によって用い
られた。層の分割は抵抗を十分に増加し、これによって
層によって生じる洩れ電流を制限する。しかし分割はデ
バイス製造プロセスを複雑にさせる。
９８６年４月１日にアールφビー・コミツゾリ（Ｒ，Ｂ
、Ｃｏｍ１ｚｚｏｌｉ）に出されたアメリカ特許節４．
５８０，１５８号に開示されている。分割５ＩＰＯ３層
は抵抗性電界シールドとしてコミッゾリ氏によって用い
られた。層の分割は抵抗を十分に増加し、これによって
層によって生じる洩れ電流を制限する。しかし分割はデ
バイス製造プロセスを複雑にさせる。
材料として５ＩＰＯ３はさらに問題を有し、それがパッ
シベーション材料としての有用性を制限する。まず、Ｓ
Ｉ ＰＯ５は湿気のある環境では極めて反応しやすく
、大きな導電率変化（増加及び減少）を伴う。これらは
制御しにくくまたよくわかってない。特に、５ＩＰＯ５
がアルミニウム金属層に接触すると、アルミニウムは表
面に入り込み、界面でＡｌ２Ｏ３を形成する。従って５
ＩＰＯ８は基本的には密閉パッケージに収納されたデバ
イスにのみ用いられ、最終パッケージデバイスのコスト
（もしくは大きさ）が増加する。さらにＳ Ｉ ＰＯ３
が３レベル金属接触（Ｔｉ−Ｐｔ −ＡＵ）と−緒に用
いられるとき、金は接触を通って移動し、５ＩＰＯ３と
様々な共融結合を形成する。
シベーション材料としての有用性を制限する。まず、Ｓ
Ｉ ＰＯ５は湿気のある環境では極めて反応しやすく
、大きな導電率変化（増加及び減少）を伴う。これらは
制御しにくくまたよくわかってない。特に、５ＩＰＯ５
がアルミニウム金属層に接触すると、アルミニウムは表
面に入り込み、界面でＡｌ２Ｏ３を形成する。従って５
ＩＰＯ８は基本的には密閉パッケージに収納されたデバ
イスにのみ用いられ、最終パッケージデバイスのコスト
（もしくは大きさ）が増加する。さらにＳ Ｉ ＰＯ３
が３レベル金属接触（Ｔｉ−Ｐｔ −ＡＵ）と−緒に用
いられるとき、金は接触を通って移動し、５ＩＰＯ３と
様々な共融結合を形成する。
これらの結合はデバイスの動作を著しく劣化させる。
従って、従来の技術ではＳ Ｉ ＰＯＳ抵抗性電界シー
ルドの上述及び他の限界を克服する高電圧デバイス用抵
抗性電界シールドが必要である。
ルドの上述及び他の限界を克服する高電圧デバイス用抵
抗性電界シールドが必要である。
（発明の概要）
本発明は改良された抵抗性電界シールドを有する高電圧
デバイス、特に電界シールド層の必要な導電を提供する
ような所定のＮ／Ｓｉ比を持つ半絶縁性窒化シリコン（
ｓｉｎ−８ｉＮ）抵抗性電界シールドを有する高電圧デ
バイスに関する。
デバイス、特に電界シールド層の必要な導電を提供する
ような所定のＮ／Ｓｉ比を持つ半絶縁性窒化シリコン（
ｓｉｎ−８ｉＮ）抵抗性電界シールドを有する高電圧デ
バイスに関する。
（実施例の説明）
本発明の半絶縁性窒化シリコン（ｓｉｎ−３ｔＮ）抵抗
性電界シールド層を有する典型的な高電圧デバイスＩＯ
の断面図が第１図に示されている。
性電界シールド層を有する典型的な高電圧デバイスＩＯ
の断面図が第１図に示されている。
デバイスｌＯは第１伝導タイプ（第１図ではｐタイブ）
の半導体基板１２からなる。同じ伝導タイプ、しかし高
いドーパント濃度の第１拡散領域１４は基板１２の表面
１Ｂを通って形成される。逆の伝導タイプの第２拡散領
域１８も第１拡散層１４から一定間隔離れて表面１Ｂを
通って形成される。金属電極２０゜２２はそれぞれ第１
拡散層１４及び第２拡散層１８に接触するために形成さ
れる。誘電体層２４は基板１２の表面１６にわたって配
置され、電極２ｏと２２との間を電気的に絶縁する。
の半導体基板１２からなる。同じ伝導タイプ、しかし高
いドーパント濃度の第１拡散領域１４は基板１２の表面
１Ｂを通って形成される。逆の伝導タイプの第２拡散領
域１８も第１拡散層１４から一定間隔離れて表面１Ｂを
通って形成される。金属電極２０゜２２はそれぞれ第１
拡散層１４及び第２拡散層１８に接触するために形成さ
れる。誘電体層２４は基板１２の表面１６にわたって配
置され、電極２ｏと２２との間を電気的に絶縁する。
本発明では、この構造は半絶縁性窒化シリコン（ｓｉｎ
−３ｉＮ）でカバーされ、それが高電圧デバイスの抵抗
性電界シールド３ｏを形成する。前述のように、抵抗性
電界シールド３０はデバイス内あるいは表面上の電荷を
絶縁する機能をし、下に形成される能動デバイスをシー
ルドする。イオン電荷の電界は基本的には抵抗層で終わ
り、下のシリコンまで達しないかあるいは影響しない。
−３ｉＮ）でカバーされ、それが高電圧デバイスの抵抗
性電界シールド３ｏを形成する。前述のように、抵抗性
電界シールド３０はデバイス内あるいは表面上の電荷を
絶縁する機能をし、下に形成される能動デバイスをシー
ルドする。イオン電荷の電界は基本的には抵抗層で終わ
り、下のシリコンまで達しないかあるいは影響しない。
いくつかの例では、デバイスの外部保護層としてｓｉｎ
−ＳｉＮ材料を用いるのが望ましくない可能性がある。
−ＳｉＮ材料を用いるのが望ましくない可能性がある。
また比較的厚いｓｉｎ−３ｉＮ層の使用は第１図の層２
６と同様ある環境では不利であるかもしれない。本発明
のｓｉｎ−ＳｉＮパツシベ一シヨン層を用いる他の高電
圧構造３０が第２図に示される。比較のため同一の能動
デバイス、つまりそのトップ表面を通って形成されるｐ
＋拡散層１４及びｎ＋拡散層１８を含むｐタイプ基板１
２が示されている。層１４と１８の金属電極２０と２２
は誘電体層２４によって絶縁される。この実施例では、
ｓｉｎ−８ｉＮパツシベ一シヨン層３２は誘電体層２４
上に形成され、次の金属被膜ステップの為に層１４と１
８を露出するために、層３２と層２４は同時にパターン
化される。低温誘電体製の外部保護層３４はこの特殊な
デバイス構造に用いられる。第３図は第２図のデバイス
３０の改良版を示す。ここで、高電圧デバイス４０は基
板１２のトップ表面１６に直接配置される比較的薄いｓ
ｉｎ−８ｉＮパツシベ一シヨン層４２を用いる。能動デ
バイス間の絶縁はｓｉｎ−３ｉＮ層４２上に形成される
誘電体層４４によって提供される。第２図のデバイス３
０と同様、外部保護層４６はＳ ｉ ＮＣＡＰを含む。
６と同様ある環境では不利であるかもしれない。本発明
のｓｉｎ−ＳｉＮパツシベ一シヨン層を用いる他の高電
圧構造３０が第２図に示される。比較のため同一の能動
デバイス、つまりそのトップ表面を通って形成されるｐ
＋拡散層１４及びｎ＋拡散層１８を含むｐタイプ基板１
２が示されている。層１４と１８の金属電極２０と２２
は誘電体層２４によって絶縁される。この実施例では、
ｓｉｎ−８ｉＮパツシベ一シヨン層３２は誘電体層２４
上に形成され、次の金属被膜ステップの為に層１４と１
８を露出するために、層３２と層２４は同時にパターン
化される。低温誘電体製の外部保護層３４はこの特殊な
デバイス構造に用いられる。第３図は第２図のデバイス
３０の改良版を示す。ここで、高電圧デバイス４０は基
板１２のトップ表面１６に直接配置される比較的薄いｓ
ｉｎ−８ｉＮパツシベ一シヨン層４２を用いる。能動デ
バイス間の絶縁はｓｉｎ−３ｉＮ層４２上に形成される
誘電体層４４によって提供される。第２図のデバイス３
０と同様、外部保護層４６はＳ ｉ ＮＣＡＰを含む。
第４図は本発明のｓｉｎ−３ｉＮ層を有する他のデバイ
ス構造を示す。ここで高電圧デバイス５０は基板１２の
表面１Ｂ上の従来の誘電体層２４を用いる。
ス構造を示す。ここで高電圧デバイス５０は基板１２の
表面１Ｂ上の従来の誘電体層２４を用いる。
Ｓ １ＮＣＡＰの第１層５２は誘電体層２４の露出され
た部分及び電極２０と２２をカバーするように配置され
る。次に比較的厚いｓｉｎ−３ｉＮパツシベ一シヨン層
５４は層５２を完全にカバーするように堆積される。本
発明のｓｉｎ−ＳｉＮパッシベーション層を用いて形成
できる他のデイバイス構造６０が第５図に示される。図
示されるように誘電体層の配置は第１誘電体層６２．ｓ
ｉｎ−３ｉＮパツシベ一シヨン層６４及びｓｉｎ−３ｉ
Ｎ層６４をカバーするように配置される最終誘電体層６
Ｇを含む３レベル構造で置換される。次に金属電極２０
と２２に接触する層１４と１８を露出するために、この
３レベル構造はエツチングされる。次にＳ ｉ ＮＣＡ
Ｐの外部層６８はこの特殊構造の最終層として用いられ
る。
た部分及び電極２０と２２をカバーするように配置され
る。次に比較的厚いｓｉｎ−３ｉＮパツシベ一シヨン層
５４は層５２を完全にカバーするように堆積される。本
発明のｓｉｎ−ＳｉＮパッシベーション層を用いて形成
できる他のデイバイス構造６０が第５図に示される。図
示されるように誘電体層の配置は第１誘電体層６２．ｓ
ｉｎ−３ｉＮパツシベ一シヨン層６４及びｓｉｎ−３ｉ
Ｎ層６４をカバーするように配置される最終誘電体層６
Ｇを含む３レベル構造で置換される。次に金属電極２０
と２２に接触する層１４と１８を露出するために、この
３レベル構造はエツチングされる。次にＳ ｉ ＮＣＡ
Ｐの外部層６８はこの特殊構造の最終層として用いられ
る。
本発明では、新しいｓｉｎ−ＳｉＮパッシベーション層
を形成するのに任意の適当な堆積技術（例えば、ＬＰＧ
ＶＤ、ＭＯＣＶＤ、プラズマ）が利用できる。堆積技術
にかかわらず、ｓｉｎ−ＳｉＮ層のＮ／Ｓｉ比の制御は
その導電率を影響することがわかった。２つの典型的な
ｓｉｎ−３ｉＮ堆積プロセスでのＮ／Ｓｉ比と導電率σ
との関係は第６図に示される。第１のプロセス、プラズ
マ堆積プロセスはＳ ｉＨ４ガス及びＮ Ｈａガスを用
いる。導電率はＮ／Ｓｉ比の関数として第６図で文字“
Ｐ′で示される。図がられがるように、このプラズマ堆
積プロセスはＮ／Ｓｉ比が約１１５のとき、最も大きい
導電率（約ｌＸｌ０’（Ω−Ｃｆｆｉ）’）を有する膜
を形成する。次にＮの濃度が増加するに伴って導電率は
やや線形的に減少し、Ｎ／Ｓｉ比が１／１のとき、導７
１ｆＥ率ハ約Ｉ Ｘ １０−１６に達する。パッシベー
ション層を形成するために５ｉＣ１２Ｈ２及びＮＨ３を
用いる典型的なＬＰＧＶＤプロセスに対しても導電率は
Ｎ／Ｓｉの関数として第６図に示されている。導電率は
Ｎ／Ｓｉの関数として文字“Ｌ″で第６図に示される。
を形成するのに任意の適当な堆積技術（例えば、ＬＰＧ
ＶＤ、ＭＯＣＶＤ、プラズマ）が利用できる。堆積技術
にかかわらず、ｓｉｎ−ＳｉＮ層のＮ／Ｓｉ比の制御は
その導電率を影響することがわかった。２つの典型的な
ｓｉｎ−３ｉＮ堆積プロセスでのＮ／Ｓｉ比と導電率σ
との関係は第６図に示される。第１のプロセス、プラズ
マ堆積プロセスはＳ ｉＨ４ガス及びＮ Ｈａガスを用
いる。導電率はＮ／Ｓｉ比の関数として第６図で文字“
Ｐ′で示される。図がられがるように、このプラズマ堆
積プロセスはＮ／Ｓｉ比が約１１５のとき、最も大きい
導電率（約ｌＸｌ０’（Ω−Ｃｆｆｉ）’）を有する膜
を形成する。次にＮの濃度が増加するに伴って導電率は
やや線形的に減少し、Ｎ／Ｓｉ比が１／１のとき、導７
１ｆＥ率ハ約Ｉ Ｘ １０−１６に達する。パッシベー
ション層を形成するために５ｉＣ１２Ｈ２及びＮＨ３を
用いる典型的なＬＰＧＶＤプロセスに対しても導電率は
Ｎ／Ｓｉの関数として第６図に示されている。導電率は
Ｎ／Ｓｉの関数として文字“Ｌ″で第６図に示される。
図かられかるように、同一のＮ／Ｓｉ比に対して多少低
い導電率を持つが、この曲線はほぼブラズマ堆積プロセ
スの曲線Ｐと同じ形を持つ。例えば、。
い導電率を持つが、この曲線はほぼブラズマ堆積プロセ
スの曲線Ｐと同じ形を持つ。例えば、。
ＬＰＧＶＤプロセスで１１５のＮ／Ｓｉ比は約４ＸＩＯ
（Ω−ｃｍ）’の導電率を有するｓｉｎ−３ｉＮ層をも
たらし、プラズマプロセスで同じ比率での値より２桁以
上低い。ＬＰＧＶＤプロセスで１／１のＮ／Ｓｉ比は約
５０Ｘ１０ （Ω−ｃｍ）−’の導電率を有するｓ
ｉｎ−８ｉＮ層の形成をもたらす。ここで理解されたい
のは、堆積プロセス、印加する電界、周囲温度及び他の
条件によって、いろいろな別の導電率が得られることで
ある。第６図の２つの曲線は典型的な例のみを意味し、
原理的には本発明のｓｉｎ−８ｉＮパツシベ一シヨン層
の導電率はユーザ所望の値を提供するように改良されて
いることを意味する。
（Ω−ｃｍ）’の導電率を有するｓｉｎ−３ｉＮ層をも
たらし、プラズマプロセスで同じ比率での値より２桁以
上低い。ＬＰＧＶＤプロセスで１／１のＮ／Ｓｉ比は約
５０Ｘ１０ （Ω−ｃｍ）−’の導電率を有するｓ
ｉｎ−８ｉＮ層の形成をもたらす。ここで理解されたい
のは、堆積プロセス、印加する電界、周囲温度及び他の
条件によって、いろいろな別の導電率が得られることで
ある。第６図の２つの曲線は典型的な例のみを意味し、
原理的には本発明のｓｉｎ−８ｉＮパツシベ一シヨン層
の導電率はユーザ所望の値を提供するように改良されて
いることを意味する。
特定のデバイスの形成では、ｓｉｎ−３ｉＮ抵抗層の導
電率に上限と下限が存在する。導電率の上限は最大動作
電圧、最小金属金属間隔、及び金属対電界シールド面積
比でのデバイスの洩れ条件によって決められることがで
きる。下限は電界シールドの最小誘電緩和時間によって
決定でき、誘電緩和時間（τ）は τ−ερ／４π （１）で与えられる
。ここでρは膜の抵抗率、εは材料の誘電率である。τ
がデバイスの不安定性を生じるイオンの移動度より小さ
いあるいは等しい限り、イオンは抵抗性電界シールドに
よって中和される。
電率に上限と下限が存在する。導電率の上限は最大動作
電圧、最小金属金属間隔、及び金属対電界シールド面積
比でのデバイスの洩れ条件によって決められることがで
きる。下限は電界シールドの最小誘電緩和時間によって
決定でき、誘電緩和時間（τ）は τ−ερ／４π （１）で与えられる
。ここでρは膜の抵抗率、εは材料の誘電率である。τ
がデバイスの不安定性を生じるイオンの移動度より小さ
いあるいは等しい限り、イオンは抵抗性電界シールドに
よって中和される。
本発明のｓｉｎ−３ｉＮ膜では、誘電率εは約８である
。１００秒である従来の緩和時間τでは、導電率の下限
（式（１）の抵抗率の逆数）は約５ＸｌＯ−１３（Ω−
Ｃ１１）−１テある。
。１００秒である従来の緩和時間τでは、導電率の下限
（式（１）の抵抗率の逆数）は約５ＸｌＯ−１３（Ω−
Ｃ１１）−１テある。
［実施例］
ｓｉ、ｎ−３ｉＮ抵抗性電界シールドは４４０ｋＨｚ。
２００νａｔｔｓ ｒｆ−ｐｏｗｅｒ 、 ３６０℃で
動作する熱壁（ｈ。
動作する熱壁（ｈ。
ｔｖａｌｌ）水平管状プラズマチョーク内でデバイス上
に堆積される。用いられたガスはＮＨ３及び５ＩＨ４で
ある。全気圧は２ ｔｏｒｒで、全ガス流は１２００９
ＣＣＨに保持される。ＮＨ３／５ｉＨＡ比は５／１から
１７２まで変えられる。膜はアルミコート１０ｈｍ酸化
シリコンウェーハ（１μｍ Ｓ ｉ ０２ ）上に堆積
される。アルミニウムの厚さは１．５μｍで、ｓｉｎ−
３ｉＮの厚さは１．２μｍである。ｓｉｎ−ＳｉＮ膜が
堆積された後、ウェーハは４５０℃及び５００℃で窒素
の中で４８時間アニールされる。
に堆積される。用いられたガスはＮＨ３及び５ＩＨ４で
ある。全気圧は２ ｔｏｒｒで、全ガス流は１２００９
ＣＣＨに保持される。ＮＨ３／５ｉＨＡ比は５／１から
１７２まで変えられる。膜はアルミコート１０ｈｍ酸化
シリコンウェーハ（１μｍ Ｓ ｉ ０２ ）上に堆積
される。アルミニウムの厚さは１．５μｍで、ｓｉｎ−
３ｉＮの厚さは１．２μｍである。ｓｉｎ−ＳｉＮ膜が
堆積された後、ウェーハは４５０℃及び５００℃で窒素
の中で４８時間アニールされる。
用いられたガスの流速及び堆積時間は表■に与えられる
。（以下余白） プラズマによるＳｉｎ サンプル ＮＨ３ （ＳＣＣＭ） 表ｌ ＳｉＮフイルムの堆積条件 ｉＨ４ （ＳＣＣＭ） ０Ｏ ＮＨ３／Ｓｉ）Ｉ４ １．１ ０，６９ ０．６１ Ｏ１５６ ０，４７ ０，４３ ０，２６ ０，１５ ■、２ １．１ １．１ １．０５ １．１ ０．９２ ０．９５ ０．９０ −３．０±２．０ −２．８±２．３ −２．−±１．５ −４．０±２．４ −４．０±２．２ −４，６±１．５ −６．０±２．１ −９．０±３．０
。（以下余白） プラズマによるＳｉｎ サンプル ＮＨ３ （ＳＣＣＭ） 表ｌ ＳｉＮフイルムの堆積条件 ｉＨ４ （ＳＣＣＭ） ０Ｏ ＮＨ３／Ｓｉ）Ｉ４ １．１ ０，６９ ０．６１ Ｏ１５６ ０，４７ ０，４３ ０，２６ ０，１５ ■、２ １．１ １．１ １．０５ １．１ ０．９２ ０．９５ ０．９０ −３．０±２．０ −２．８±２．３ −２．−±１．５ −４．０±２．４ −４．０±２．２ −４，６±１．５ −６．０±２．１ −９．０±３．０
第１−５図は、本発明の半絶縁窒化シリコン（ｓｉｎ−
ＳｉＮ）抵抗性電界シールドを有する様々な典型的な高
電圧デバイスの断面図；第６図は、はＮ／Ｓｔ比の関数
としてｓｉｎ−ＳｉＮ抵抗性電界シールドの導電率を示
す図である。 １Ｏ１４０，５０，６０・・・高電圧デバイス１２・・
・基板 １４・・・第１拡散層 １Ｂ・・・基板１２のトップ表面 １８・・・第２拡散層 ２０．２２・・・金属電極 ２４．４４・・・誘電体層 ３０・・・抵抗性電界シールド ３２．４２．５４．８４−・−ｓ ｉ ｎ−Ｓ ｉＮパ
ッシベーション層 ３４．４Ｂ・・・外部保護層 ５２・・・ＳｉＮＣＡＰの第１層 ６２・・・第１誘電体層 ８６・・・最終誘電体層 ８ｇ−５ｉ ＮＣＡＰノ外部層 出 願 人：アメリカン テレフォン アンドｐ？ Ｐす 手 続 補 正 書（方式） ％式％ 事件の表示 特願昭６３−２５９６２５号 ２゜ 発明の名称 高電圧デバイス用抵抗性電界シールド ３゜ 補正をする者 事件との関係 特許出願人 アメリカン テレフォン アンド テレグラフ カムパニー ４、代理 住所 人 〒１００東京都千代田区内幸町２丁目２−１エイ・ティ
Φアンド・ティ 平成１年１月３１日 ６゜ 補正の対象 明細書の図面の簡単な説明の欄 ７゜ 補正の内容 ＦＩＧ、６ Ｈ／、ｒ １
ＳｉＮ）抵抗性電界シールドを有する様々な典型的な高
電圧デバイスの断面図；第６図は、はＮ／Ｓｔ比の関数
としてｓｉｎ−ＳｉＮ抵抗性電界シールドの導電率を示
す図である。 １Ｏ１４０，５０，６０・・・高電圧デバイス１２・・
・基板 １４・・・第１拡散層 １Ｂ・・・基板１２のトップ表面 １８・・・第２拡散層 ２０．２２・・・金属電極 ２４．４４・・・誘電体層 ３０・・・抵抗性電界シールド ３２．４２．５４．８４−・−ｓ ｉ ｎ−Ｓ ｉＮパ
ッシベーション層 ３４．４Ｂ・・・外部保護層 ５２・・・ＳｉＮＣＡＰの第１層 ６２・・・第１誘電体層 ８６・・・最終誘電体層 ８ｇ−５ｉ ＮＣＡＰノ外部層 出 願 人：アメリカン テレフォン アンドｐ？ Ｐす 手 続 補 正 書（方式） ％式％ 事件の表示 特願昭６３−２５９６２５号 ２゜ 発明の名称 高電圧デバイス用抵抗性電界シールド ３゜ 補正をする者 事件との関係 特許出願人 アメリカン テレフォン アンド テレグラフ カムパニー ４、代理 住所 人 〒１００東京都千代田区内幸町２丁目２−１エイ・ティ
Φアンド・ティ 平成１年１月３１日 ６゜ 補正の対象 明細書の図面の簡単な説明の欄 ７゜ 補正の内容 ＦＩＧ、６ Ｈ／、ｒ １
Claims (5)
- （１）上表面と底表面を有する第１伝導タイプの半導体
基板（例えば１２）； 半導体基板の上表面の一部分に形成される第１伝導タイ
プの第１半導体領域（例えば１４）；第１半導体領域か
ら一定間隔離れるように半導体基板の上表面の一部分に
形成される第２伝導タイプの第２半導体領域（例えば１
８）； 第１及び第２半導体領域にそれぞれ接触する第１及び第
２電極手段（例えば２０、２２）；第１及び第２半導体
領域を電気的に絶縁するために基板上に配置される誘電
体層（例えば２４）；及び 第１と第２電極手段及び誘電体層をおおう抵抗性電界シ
ールド層からなる半導体構造（例えば１０）において、 誘電体層上の電荷によって生じるポテンシャルの増加を
制限するために、抵抗性電界シールド層（例えば２６）
は半絶性縁窒化シリコン（ｓｉｎ−ＳｉＮ）からなるこ
とを特徴とする高電圧デバイス用抵抗性電界シールド。 - （２）ｓｉｎ−ＳｉＮ抵抗性電界シールド層はＮ／ｓｉ
比が約１／１から約１／５までの範囲であることを特徴
とする請求項１に記載の高電圧デバイス用抵抗性電界シ
ールド。 - （３）ｓｉｎ−ＳｉＮ抵抗性電界シールド層は半導体基
板と誘電体層の間に挿入されることを特徴とする請求項
１に記載の高電圧デバイス用改良抵抗性電界シールド。 - （４）誘電体層は半導体基板とｓｉｎ−ＳｉＮ抵抗性電
界シールド層の間に挿入されることを特徴とする請求項
１に記載の高電圧デバイス用改良抵抗性電界シールド。 - （５）誘電体層は少なくとも２つの独立層からなり、ｓ
ｉｎ−ＳｉＮ抵抗性電界シールド層はこの２つの独立層
の間に挿入されることを特徴とする請求項１に記載の高
電圧デバイス用抵抗性電界シールド。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US110153 | 1987-10-19 | ||
| US07/110,153 USH665H (en) | 1987-10-19 | 1987-10-19 | Resistive field shields for high voltage devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02153529A true JPH02153529A (ja) | 1990-06-13 |
Family
ID=22331490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63259625A Pending JPH02153529A (ja) | 1987-10-19 | 1988-10-17 | 高電圧デバイス用抵抗性電界シールド |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | USH665H (ja) |
| EP (1) | EP0313249A1 (ja) |
| JP (1) | JPH02153529A (ja) |
| CA (1) | CA1292327C (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010025269A1 (en) * | 2008-08-27 | 2010-03-04 | Applied Materials, Inc. | Back contact solar cell modules |
| JP2013172088A (ja) * | 2012-02-22 | 2013-09-02 | Toyota Motor Corp | 半導体装置 |
| JP2021507324A (ja) * | 2017-12-14 | 2021-02-22 | 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． | アレイ基板、その製造方法、指紋認識方法及び表示装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2650122B1 (fr) * | 1989-07-21 | 1991-11-08 | Motorola Semiconducteurs | Dispositif semi-conducteur a haute tension et son procede de fabrication |
| US5374843A (en) * | 1991-05-06 | 1994-12-20 | Silinconix, Inc. | Lightly-doped drain MOSFET with improved breakdown characteristics |
| US5323041A (en) * | 1991-06-21 | 1994-06-21 | Kabushiki Kaisha Toshiba | High-breakdown-voltage semiconductor element |
| DE4137341C1 (ja) * | 1991-11-13 | 1993-04-29 | Siemens Ag, 8000 Muenchen, De | |
| DE4424420A1 (de) * | 1994-07-12 | 1996-01-18 | Telefunken Microelectron | Kontaktierungsprozeß |
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| JP2974003B2 (ja) | 1998-04-22 | 1999-11-08 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP2001057426A (ja) * | 1999-06-10 | 2001-02-27 | Fuji Electric Co Ltd | 高耐圧半導体装置およびその製造方法 |
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| JP5708124B2 (ja) | 2011-03-25 | 2015-04-30 | 三菱電機株式会社 | 半導体装置 |
| JP5720647B2 (ja) * | 2012-09-03 | 2015-05-20 | トヨタ自動車株式会社 | 半導体装置及びその製造方法 |
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| US4737379A (en) | 1982-09-24 | 1988-04-12 | Energy Conversion Devices, Inc. | Plasma deposited coatings, and low temperature plasma method of making same |
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| JPS61114574A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-10-19 US US07/110,153 patent/USH665H/en not_active Abandoned
-
1988
- 1988-10-10 EP EP88309483A patent/EP0313249A1/en not_active Withdrawn
- 1988-10-17 JP JP63259625A patent/JPH02153529A/ja active Pending
- 1988-10-18 CA CA000580461A patent/CA1292327C/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| USH665H (en) | 1989-08-01 |
| EP0313249A1 (en) | 1989-04-26 |
| CA1292327C (en) | 1991-11-19 |
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