JPH02153455A - 非同期データ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は２つ以上のシステムコントローラ間でデータ
を非同期で伝送する場合に好適な非同期データ伝送装置
に関し、特に成るシステムコントローラから、このシス
テムコントローラの非アクセス時間より長いアクセス時
間をもつ他のシステムコントローラへデータを伝送する
ための装置に関する。

〔従来の技術〕

２つのシステムコントローラ間でデータ伝送を行なう場
合には、ハードウェアの同期および速度調整等をとるた
めに、これらコントローラ間には通常バッファ装置が設
けられている。

従来装置においては、このバッファ装置は１＠設けられ
、一方のコントローラからのアクセスを他方のコントロ
ーラのアクセスに対し優先させることで、アクセスの衝
突に備えるようにしている。

〔発明が解決しようとする課題〕

しかし、かかる従来構成では、例えばシステムコントロ
ーラＡからシステムコントローラＢへのデータ転送を考
え、コントローラＡのライト要求がコントローラＢのリ
ード要求に優先すると設定した場合、リードの途中にラ
イト要求がきたときには、リードの前後でデータが異な
ることになり、コントローラＢはコントローラＡの同時
刻および同内容のデータを取り扱えないという問題が発
生する。

このことは、システムコントローラＡからシステムコン
トローラＢへ１つのまとまったデータを転送する場合大
きな問題であり、正確なデータ転送をなし得なくなる。

この発明はこのような事情に鑑みてなされたもので、２
つのシステムコントローラ間で正確かつ確実なデータ転
送をなし得る非同期データ伝送装置を提供するものであ
る。

〔課題を解決するための手段〕

そこでこの発明では、第１のシステムコントローラから
、この第１のシステムコントローラの非アクセス時間よ
り長いアクセス時間をもつ第２のシステムコントローラ
へデータを伝送する非同期データ伝送装置において、 前記第１のシステムコントローラの出力データが書込ま
れるとともに、この書込みデータを前記第２のシステム
コントローラへ読出す第１のメモリと、この第１のメモ
リに並列に備えられ、前記第１のシステムコントローラ
の出力データが書込まれるとともに、この書込みデータ
を前記第２のシステムコントローラへ読出す第２のメモ
リと、前記第１および第２のメモリのうちの一方の記憶
データを前記第１および第２のメモリのうちの他方へ書
込むためのバッファ動作を行なうバッファ手段と、前記
第１のシステムコントローラのデータ転送要求に対応し
て第１のシステムコントローラの出力データを前記第１
および第２のメモリのうちのいずれか一方のメモリに書
込む１回目の書込み制御と、この１回目の書込み制御終
了後該１回目の書込み制御で書込んだデータを読み出し
、該読出したデータを前記バッファ手段を介して前記１
回目の書込み制御で書込んだ第１または第２のメモリの
他方に書込む２回目の書込み制御とを行なう書込み制御
手段と、前記第２のシステムコントローラの読出し要求
に対応して前記第１および第２のメモリのうちのいずれ
か一方からデータを読出して第２のシステムコントロー
ラへ出力する読出し制御手段とを具えるようにする。

前記第１および第２のメモリは、前記第１および第２の
システムコントローラからのアクセスに対して所定の優
先順位が予め設定され、前記書込み制御手段は、 前記１回目の書込み制御終了時点で前記第２のシステム
コントローラによる第１および第２のメモリへのアクセ
ス状態を判定し、２回目の書込み制御を開始するか待機
するかを判定する第１の判定手段と、この第１の判定手
段から２回目の書込み制御開始の判定結果が出力される
と２回目の書込み制御を実行する第１の書込手段と、前
記第１の判定手段から待機の判定結果が出力されると、
前記第２のシステムコントローラによるアクセスが終了
するまで２回目の書込みを待機する第１の待機手段と、
前記第１のシステムコントローラからの転送要求の開始
時点で、前記第２のシステムコントローラによる第１お
よび第２のメモリへのアクセス状態および前記第１の判
定手段の出力を判定する第２の判定手段と、この第２の
判定手段から第２のシステムコントローラが非アクセス
中である判定結果が出力されると、第１および第２のメ
モリのうちの前記優先順位の高い側のメモリを選択して
前記１回目の書込み制御を行なう第２の書込手段と、前
記第２の判定手段から２回目の書込み制御が待機中であ
る判定結果が出力されると、２回目の書込み制御をキャ
ンセルし、前記第１および第２のメモリのうちの第２の
システムコントローラがアクセスしていない側のメモリ
に対して前記１回目の書込み制御を行なう第３の書込手
段と、前記第２の判定手段から２回目の書込み制御を実
行中である判定結果が出力されると、この２回目の書込
み制御が終了するまで当該１回目の書込み制御を待機さ
せる第２の待機手段とを具え、 前記読出し制御手段は、 前記第２のシステムコントローラからの読出し要求の開
始時点で前記１回目および２回目の書込み制御の状態を
判定する第３の判定手段と、この第３の判定手段の出力
および前記優先順位に基づき、第１のシステムコントロ
ーラが非アクセス中のときは第１および第２のメモリの
うちの前記優先順位の窩い側のメモリから、また前記１
回目の書込み制御が行なわれているときは第１および第
２のメモリのうちの１回目の書込み制御が行なわれてい
るメモリの逆側のメモリから、また前記２回目の書込み
制御が行なわれているときは、前記第１および第２のメ
モリのうちの２回目の書込み制御で読出しが行なわれて
いる側のメモリから記憶データを読出し第２のシステム
コントローラへ出力する読出手段とを具える。

〔作用〕

かかる構成においては、転送するデータを保持するメモ
リを２重化しく第１のメモリ、第２のメモリ）、かつデ
ータを送信する側の第１のシステムコントローラとこれ
ら第１．第２のメモリとの間に例えは多数のフリップフ
ロップで構成されたバッファ手段を配するとともに、こ
れら第１および第２のメモリに対して第１のシステムコ
ントローラからデータを書込むときは、時間をずらせて
２回に分けて書込みを行なう、すなわち、１回目の書込
みのときは、前記第１および第２のメモリのうちのいず
れか一方へデータを書込み、２回目の書込みのときは、
前記第１および第２のメモリのうちの１回目に書込まな
かったメモリを書込み可能状態にしかつ他方のメモリを
読出し可能状態とすることで、１回目の書込みで書込ん
だデータを前記バッファ手段を介して一方のメモリから
゛他方のメモリへ転送するメモリーメモリ転送を行なう
ことで、これら第１および第２のメモリに対して同一の
データを書込むようにする。

また、これら第１および第２のメモリからデータを読出
す際には、第２のシステムコントローラの読出し要求に
応答して、第１および第２のメモリのうちの書込みを行
なっていない側のメモリからデータ読出しを行なう。

また、上記構成では、２回目の書込み開始時、書込みを
行なおうとするメモリに対して第２のシステムコントロ
ーラがアクセスしているときは、このアクセス終了まで
待機し、アクセス終了後２回目の書込みを行なう（２回
目の書込みのウェイト）。

また、第１のシステムコントローラからデータ転送要求
が入力された時点で前記２回目の書込みを行なっている
ときは該２回目の書込みが終了するまで１回目の書込み
を待機させ、２回目の書込み終了後１回目の書込みを開
始するようにする１回目の書込みウェイト）。

さらに、第１のシステムコントローラからデータ転送要
求が入力されたときに２回目の書込みが待機中の場合、
すなわち２回目の書込みを行なおうとするメモリへ第２
のシステムコントローラがアクセス中である場合は、こ
の待機中である２回目の書込みをキャンセルし、第２の
システムコントローラがアクセスしていない領域に対し
て次の１回目の書込み処理を行なうようにする（２回目
の書込みのスキップ）。

〔実力１！β勾〕 以下、この発明を添付図面に示す実施例にしたがって詳
述する。

第１図はこの発明の一実施例を示すものである。

第１図において、システムコントローラＡ、　Ｂは例え
ば産業１１に備えられるものである。システムコントロ
ーラ（以下コントローラと略す）Ａはこの場合産業機械
自体を統轄管理するマスクコントローラで、ＣＰＵ、メ
モリ等を備えた通帯のコンピュータ構成である。またシ
ステムコントローラＢは産業機械各所に設置したセンサ
やアクチュエータとデータの授受を行なうものである。

この第１図に示す構成はコントローラＢからコントロー
ラＡヘデータを転送するための構成を示し、コントロー
ラＡ、Ｂのメモリアクセス周期の関係について言えば、
コントローラＡのメモリに対するアクセス時間ＴＡ　　
（この場合は読出し期間）がコントローラＢの非アクセ
ス時間ＴＮＢ（この場合は書込みを行っていない期間）
より長いということが前提となっている。

すなわち、正確に言えば コントローラＡのアクセス時間ＴＡ十後ライに要する時
間Ｔｄ　＞コントローラＢの１アクセス周期ＴＢＬ となることが前提となっている（第２図（ａｇｅ）（ｆ
）参照）。「後ライトＪについては後述する。

メモリ１０はコントローラＡ、Ｂの双方がらアクセス可
能な書込み／読出し自在のデュアルボー１−　ＲＡ　Ｍ
であり、この場合アドレスｒＡＤＪの最上位ビットｒＡ
ＬＨ，、又はｒＡＲＨ，をＨかしかにすることで、メモ
リ領域をＨ側およびＨ側に２分割するようになっている
。コントローラＡ側からアクセスするときは、ｒＡＬＨ
Ｊ　ｅＨ／ＬにすることでＨ／Ｌ側領域を選択し、コン
トローラＢ側からアクセスするときｒＡＲＨｊをＨ／Ｌ
にすることでＨ／Ｌ側領域を選択する。すなわち、この
場合メモリ１０は謂ゆる２重（ヒされた構成である。

なお、この場合は前述したようにコントローラＢからコ
ントローラＡへの一方向についてのみのデータ転送を問
題としているため、コントローラＡは読出しのみを、コ
ントローラＢは書込みのみを行なう。

コントローラＢと、メモリ１０との間にはバッファ回路
２０が設けられている。バッファ回路２０は、コントロ
ーラＢからのデータをメモリ１０のＨ側領域およびＨ側
領域のうちの一方に書込んだ後、該書込んだデータを読
出して他方の領域へ書込む（すなわちＨ側鎖域→Ｌ側領
域、またはＬ開領域＝Ｈ側領域へのメモリーメモ９間デ
ータ転送）際の一時記憶バッファとしての働きをするも
ので、一方の領域から読出されたデータはバッファ回路
で一旦ラッチされた後、即座に出力され、メモリ１０の
他方の領域に書込まれる。この場合、バッファ回路２０
は多数のフリップフロップ（以下ＦＦ群と略す）から成
っている。

メモリ１０およびＦＦＦ２Ｏ３信号入出力端子を以下に
列記する。

Ｃ３Ｌ　：メモリ１０の左側（コントローラＡ側からの
チップセレクト、 Ｃ３Ｒ；メモリ１０の右側（コントローラＢ［）からの
チップセレクト、 ＷＬ：メモリ１０のライトイネーブル信号く左側から） Ｗ　：メモリ１０のライトイネーブル信号（右側から） ＲＬ：メモリ１０のリードイネーブル信号（左側から） ・Ｒ：メモリ１０のリードイネーブル信号（右側から） ＡＬＨ；メモリ１０の最上位アドレスビットであり、左
側（コントローラＡｆＰＩ）からメモリ１０をＨ／Ｌ領
域に２分割する ための信号 ＡＲＨ：メモリ１０の最上位アドレスビットであり、右
側（コントローラＢ側）から メモリ１０をＨ／Ｌ領域に２分割する ための信号 ＡＤＤＴドレス端子 ＤＴ：データ端子 Ｄ　　；ＦＦＦ２Ｏ３データ入力端子 ＯＵＴ、ＦＦ群２０のデータ出力端子 ＦＣＬ　、ＦＦＦ２Ｏ３チップセレクトＦＲ；ＦＦ群２
０のリードクロツタ入力端子ＦＷ：ＦＦ群２０のライト
クロック入力端子システムコントローラＢは、データ転
送周期に同期して転送レディ信号ＴＣＡＬを出力し、ま
たシステムコントローラＡはデータ読出しく受取り）周
期に同期して読出し要求信号ＲＤを出力する。

これらＴＣＡＬ信号およびＲＤ倍信号基づきメモリ１０
およびＦＦＦ２Ｏ３書込み／読出し制御を行なうことで
、コントローラＢから出力されたデータをメモリ１０を
経由してコントローラＡへ入力する制御を行なうのが、
以下説明する複数の回路から成る制御ロジック部３０で
ある。

制御ロジック３０の複数の回路はフリップフロップや論
理ゲート等のハードウェアで全ての論理か構成されてい
る。

以下、制御ロジック部３０の各回路構成を説明する前に
、該制御ロジック部３０によるメモリ１０およびＦＦＦ
２Ｏ３対しての書込み／読出し制御の基本的な論理構成
について簡単に説明する。

■　まず、メモリ１０は、その書込み／読出しに関して
Ｈ側領域のほうかＨ側領域より優先順位が高く設定しで
ある。

■　コントローラＢから書込み要求を示すデータ転送レ
ディ信号ＴＣＡＬが出力されるとメモリ１０のＨ側領域
およびＨ側領域に対して、基本的には２回の書込みを時
間をずらせて行なうことで、メモリ１０のＨ側領域およ
びＨ側領域にコントローラＢの同一データを書込む（例
外もある）。

■　１回目の書込み（以下前ライトという）時には、メ
モリ１０のＨ側領域およびＨ側領域のいずれか一方にデ
ータを書込む。メモリ１０のＨ／Ｌ側領域のいずれを選
択するかについては、コントローラＢのＴＣＡＬ信号の
送出開始時点で、コントローラＡ側の状態を判断し、コ
ントローラＡがメモリ１０のＨ／Ｌ領域のいずれかを読
み出しアクセスしているときは、その逆側め領域に対し
て書込みを行ない、またコントローラＢがメモリ１０に
アクセスしていない場合は優先側のＬ開領域に対して書
込みを行なう。

２回目の書込み（以下後ライトという）時には、上記前
ライト終了後、メモリ１０の前ライト時に選択したＨ／
Ｌ領域から同メモリ１０の上記前ライト時に選択した領
域と逆側のＨ／Ｌ領域へデータを転送するメモリーメモ
リ転送を行なう、すなわち、後ライト時には、メモリ１
０の前ライト時に選択したＨ７Ｌ　ｆｔｉ域を読出し可
能状態とし、かつその逆側のＨ／Ｌ領域を書込み可能状
態とし、読出し可能とした領域から読出したデータを一
旦ＦＦ群でラッチし、そのラッチ出力を書込み可能とし
たメモリ領域へ書込む処理を行なう。

ただし、この後ライト開始時、前記書込み可能としたメ
モリ領域（前ライト時と逆のメモリ領域）に対してコン
トローラＡがアクセスしているときは、このコントロー
ラＡのアクセス終了まで待機し、該アクセス終了後即座
に後ライトを行なうようにする（後ライトウェイト）。

■　ただし、上記前ライトにおいて、ＴＣＡＬ信号の送
出開始時点で「後ライト」を行なっている途中のときに
は、該後ライトが終了するまで待機しく後ライト待ち期
間）、この終了時点でコントローラＡ側の状態を判断し
、即座に前ライトを開始する（前ライトウェイト）。な
お、上記判断基準では、前記同様コントローラＡがメモ
リ１０のＨ／Ｌ領域のいずれかを読み出しアクセスして
いるときは、その逆側の領域に対して書込みが行なわれ
、またコントローラＡがメモリ１０にアクセスしていな
い場合は優先側のＬ開領域に対して書込みが行なわれる
。

■　さらに、上記ＴＣＡＬ信号の送出開始時点において
、後ライトがウェイト中のとき、すなわち後ライトで書
込みを行なおうとするメモリ領域へコントローラＡがア
クセス中であるときには、このウェイト中の後ライトを
キャンセルし、コントローラＡがアクセスしている領域
と逆側の領域に対して即座に次の前ライトを開始する（
後ライトスキップ）。

■　コントローラＡから読み出し要求ＲＤが出力される
と、このＲＤ信号の送出開始時点でコントローラＢ側の
状態を判断し、コントローラＢか前ライト中のときは、
この前ライト領域と逆側の領域から読出しを行ない、後
ライト中のときは、メモリーメモリ転送で読出し可能状
態とされた領域（当該後ライトの直前で行なわれた前ラ
イトでのアクセス領域）から読出しを行ない、またコン
トローラＢがアクセスしていない場合は優先側のＬ開領
域から読出しを行なう。

■　相手側コントローラの状態を判断する際、例えばコ
ントローラＢ側の状態はシステムクロックＣＫの立上り
で判断し、コントローラＡ側の状態は同システムクロッ
クＣＫの立下かりて判断することで、同時刻における判
断を防止するようにしている。

以上が制御ロジック部３ｏの論理の概略である。

次に、制御ロジック部３ｏの各回路構成について説明す
る。なお、この第１図においては、システムクロックＣ
Ｋが各所に入力されているが、その図示は省略している
。

コントローラＢの転送レディ信号ＴＣＡＬ　（第２図（
ａ））は転送開始検出回路３１等に入力されている。転
送開始検出回Ｆ＃Ｉ３１は、ＴＣＡＬ信号の立下がりを
検出するもので、該ＴＣＡＬ信号の立下がりでＨに立上
がる信号をゲート３６に出力する。ゲート３６の他方の
久方端子には、ＰＤＤＥ信号の反転信号が入力されてい
る。ＰＤＤＥｒ言号（第２図（ｅ））は、後ライト区間
生成回路５゜から出力されるもので、その生成論理は後
で詳述するが、実際の後ライト区間を示すものであり、
後ライトを行っているときのみＩ（となり、それ以外は
してある。

したがって、ゲート３６がら出力される信号は、Ｔ　Ｃ
Ａ　Ｌ信号か入力されたときに、後ライトを行っていな
いときにＨとなる。

後ライト終了検出回路３３は、ＰＤＤＥ信号の立下がり
を検出することで、後ライト終了時にＨに立上がる信号
を出力する。該検出回路３３の出力はアンド回ＦＩ？１
３５に入力されている。

フリップフロップ３４は、そのＤ端子にＰＤＤＥ信号を
、そのタロツク端子にＴＣＡＬ信号の反転信号を入力す
ることで＋　ＴＣＡＬ信号の立下がり時のＰＤＤＥ信号
をラッチする。したがって、フリップフロッグ３４の出
力は、ＴＣＡＬ信号の立下かり時に、後ライトを行って
いればその時点からＨに立上がり、以後その状態を保持
する。すなわち、フリップフロッグ３４の出力は、前記
■に示した「前ライトウェイト」が始まった時点からＨ
になる。フリップフロッグ３４の出力はゲート３５．５
３に入力されている。

ゲート３５は後ライト終了検出回路３３の出力とフリッ
プフロッグ３４の出力のアンドをとることで、前記「前
ライトウェイト」状態のときに後ライトが終了して前ラ
イトを開始してもよくなった時点にＨに立上がる信号を
出力する。アンドゲート３５の出力はノアゲート３７お
よびデイレイ回路３８に入力されている。デイレイ回路
３８はアンドゲートのＨ出力を少しの時間遅延した後、
フリツプフロツプ３４をリセットする。

ゲート５３は、フリップフロップ３４の出力とＰＤＤＥ
信号のアンドをとることで、「前ライトウェイトｊ期間
のときにＨとなるＷＡＴＰＭ信号を形成する（第２図（
ｂ））。

ノアゲート３７は、ゲート３６の出力とゲート３５の出
力のノアをとることで、前ライトのスタートを示すＦ　
Ｗ　ＲＳ　Ｔ信号を出力する。このＦＷＲ８Ｔ信号は、
ＴＣＡＬ信号か入力された時点で後ライトを行っていな
いときと（ゲート３６）、前ライトウェイト後の前ライ
ト開始時点に（ゲート３５）、Ｌに立下がる。

前ライト区間発生回路３９は、上記ＦＷＲ８Ｔ信号の立
下がりでＨに立上がり、その後、このＨ状態を前ライト
区間用に予め設定された所定時間の間保持する前ライト
区間信号ＳＢＷを出力する〈第２図（Ｃ））。

ライトパルス発生器４３は、ＳＢＷ信号かＨの期間中、
データ書込み用のパルス信号を発生し、このパルス信号
をメモリ１０の書込みイネーブル端子Ｗに加える。一方
、上記ＳＢＷ信号はコントローラＢに入力されており、
コントローラＢはこのＳＢＷ信号か入力されている期間
中（Ｓ　Ｂ　ＷがＨのとき）に、データを出力する。す
なわち、コントローラＢに入力されているＳＢＷ信号は
、コンｌ−ローラＢにとってはデータ送出時期を示すタ
イミング信号となっている。さらに、上記ＳＢＷ信号は
アドレス発生カウンタ４４に入力されており、アドレス
発生カウンタ４４は上記ＳＢＷ信号が入力されると、カ
ウントを開始し、そのカウント出力をメモリ１０のアド
レス端子ＡＤに入力する。なお、このアドレス発生カウ
ンタ４４には、後ライト期間を示すＰＤＤＥ信号も入力
されており、ＰＤＤＥ信号がしになっている期間中にも
動作する。また、カウンタ４４から出力されるカウント
値はシステムコントローラＢにも入力されており、この
カウント値もデータ送出のためのタイミング信号となっ
ている。

リード区間発生回路４６は、コントローラＡから出力さ
れる読出し要求信号ＲＤをとり込み、コントローラＡの
リード区間信号ＰＰＣＲを出力する（第２図（ｆ）　）
　、このＰＰＣＲ信号はコントローラＡがリード中の間
、その出力をＬに保持している。このＰＰＣＲ信号はメ
モリ１０のＣ３Ｌ端子およびＲＬｉ子に入力される。し
たがってＰＰＣＲ信号がＬになっている期間には、必ず
メモリ】０のＨ／Ｌ領域のいずれかから記憶データが読
出される。すなわち、読出しに関しては待ち時間は存在
しない、読出しの際、Ｈ／Ｌ領域のいずれを選択するか
は、システムＡ側アクセス領域決定回路４７から出力さ
れるＡｌ０Ｌ信号（第２図（ｉ））によって決定される
。

システムＡ側アクセス領域決定回路４７には、システム
Ｂ側による前ライト区間を示すＳＢＷ信号、後ライト区
間を示すＰＤＤＢ信号および最上位アドレス決定回路４
０の出力ＡｌＯＲが入力されている。ＡｌＯＲ信号は、
その出力論理については後で詳述するが、前ライト区間
におけるコントローラＢ側のメモリアクセス領域を示す
ものであり、ＨのときＨ側領域が選択され、ＬのときＨ
側領域が選択される６尚、後ライトすなわち、メモリー
メモリ転送では、前ライトのアクセス領域と同じ領域が
読出し領域となり、逆の領域が書込み領域となる。この
決定回路４７の出力Ａｌ０Ｌは、次のようにして信号レ
ベルが決定される。Ａｌ０ＬはＨのときＨ側領域が、Ｌ
のときＨ側領域か選択される。

（ア）ＰＰＣＲ信号がしに立下がったときコントローラ
Ｂがアクセス中でなければ（ＳＢＷがＬでかつＰＤＤＥ
がＬ）、優先側のＨ側領域を選択する。

（イ）ＰＰＣＲ信号がＬに立下がったとき、コントロー
ラＢが前ライト中であれば（ＳＢＷがト■）、該前ライ
トでのメモリアクセス領域（ＡＩＯＲ）の逆側の領域（
ＡＩＯＲ）を選択する。

（つ）ＰＰＣＲ信号がＬに立下がったとき、コントロー
ラＢが後ライト中であれば（ＰＤＤＥがＨ）　、ｆ＆ラ
イトにおける読出し領域（ＡＩＯＲ＞を選択する。

このように、信号Ａｌ０Ｌはリート″区間信号ＰＰＣＲ
が立下がる時点におけるＳＢＷ、ＰＤＤＥ。

ＡｌＯＲによって決定され、該信号Ａｔ　ＯＬはメモリ
１０のＡＬＨ端子（アドレスの最上位ピッｌ−）等に入
力される。

最上位アドレス決定回路４０は、前ライト区間の開始を
示すＦＷＲ３Ｔ信号が立下がった時点におけるＰＰＣＲ
信号およびＡＩ　ＯＬ信号の状態に基づき、前ライト開
始時点におけるコントローラＡ側の状態を判断し、この
判断に対応しててコントローラＢ側が前ライト時メモリ
１０のどちらの領域を選択するかを決定する。

すなわちＡＩ　ＯＲの真理値表は以下のようになる。

すなわち、前述したように、メモリ１０はＨ側領域が優
先となっており、このため、前ライト開始時にｐ　ｐ　
ＣＲｔ＝号がＨｌすなわちコントローラＡが非アクセス
中のとき、ＡＩ　ＯＲ信号はメモリ１０の優先領域（Ｌ
領域）に対応してＬとなり、また前ライト開始時にＰＰ
ＣＲ信号がし、すなわちコントローラＡがアクセス中の
ときには、ＡＩＯＲ信号はＡＩＯＲ信号の逆となり、コ
ントローラＡがアクセス中の領域と逆の領域を選択する
。

最上位アドレス反転回路４１は、前述したメモリーメモ
リ転送（後ライト）のために、後ライト期間中（ＰＤＤ
ＥがＨ）に最上位アドレスの反転、非反転出力を交互に
繰返して出力するものであり、パルス発生回路５１から
出力される０ＥＲＲ信号の１周期に１回の反転／非反転
を行なうようになっている。０ＥＲＲ信号はメモリ１０
の読出しイネーブル端子Ｒに加えられるリードクロック
信号である。

セレクタ４２は、ＳＢＷ信号がＨ（前ライト中）のとき
は、最上位アドレス決定回路４０の出力Ａ１０Ｒを選択
し、ＰＤＤＥ信号かＨのときは（後ライト中）、最上位
アドレス反転回路４１から出力される最上位アドレスの
反転／非反転出力を選択するもので、このセレクタから
出力されるＡ１０ＲＲ信号（第２図（ｊ））はメモリ１
０のＨ側領域およびＨ側領域を選択するＡＲＨ端子に入
力されている。

後ライト待ちフラグ生成回路４８は、前ライトが終了し
てから後ライトが開始されるまでの間、すなわち後ライ
トウェイト期間のみＬになる後ライトウェイトフラグＷ
ＡＴ）Ｄ（第２図（Ω））を出力するものであり、ＰＰ
ＣＲ信号、ＡＩＯＲ信号、Ａ　１．　ＯＲ信号、ＳＢＷ
信号、ＲＤＤ信号が入力さている。すなわち、ＷＡＤＤ
生成回路４８では。

前ライトが終了した時点（ＳＢＷがＬに立下がったとき
）で、コントローラＡがメモリ１０をアクセス中であり
（ＰＰＣＲがＬ）、かつコントロラＡのアクセス領域が
後ライトでの書込み側の領域と一致（Ａ１０Ｌ＝Ａ１０
Ｒ）した場合にＷＡＤＤ信号をしに立下げる。そして、
このし状態にあるＷＡＤＤ信号は、後ライトキャンセル
回路５２からＲＤＤ信号が入力されたときく後ライトス
キップ）、またはＰＰＣＲ信号がＬからＨに立上ったと
き（コントローラＡのアクセスが終了）にト■に立上が
る。

ＰＤＤ発生回路４９は、当該前ライトが終了してから、
この前ライトとベアの後ライトが終了するまでの間ト■
になるＰＤＤ信号（第２図（ｄ））を形成するものであ
る。ただし、このＰＤＤ信号は、当該前ライトとベアの
後ライトがキャンセルされた場合は、次の前ライトの開
始時点でＨからＬに立下がる。すなわち、ＰＤＤ信号は
、後ライトの終了時点を判断するためのものであり、該
ＰＤＤ発生回路４９内には、後ライトに要する所定期間
が予め設定されたタイマ回路が内蔵されている。

すなわちこのタイマ回路は、後ライトのウェイトがない
場合（ＷＡＤＤがＨ）は、前ライトが終了した時点（Ｓ
ＢＷがＬに立下がる）で計時開始し、その後予め設定さ
れた所定時間を計時した時点でリセットされる。そして
、この場合はＰＤＤがＨになる期間と計時期間が対応し
ている。

しかし、このタイマ回路は、前ライト終了後、後ライト
のウェイトがある場合は（ＷＡＤＤがＬ）、ＷＡＤＤ信
号の立上がり（後ライトウェイト期間の終了）から計時
開始し、その後設定時間を計時した時点でリセットされ
る。この場合は、ＰＤＤがＨになる期間と計時期間が対
応していない。すなわち、この場合ＰＤＤ信号は、前ラ
イト終了と同時に（ＳＢＷがしに立下がる）、Ｈに立上
がり、その後、このＨ状態は、後ライトウェイト期間（
Ｗ　Ａ　Ｄ　ＤがＬ）と後ライト期間（計時期間）の間
、保持される。

ただし、上記前ライト終了後、後ライトのウェイトがあ
る場合において、ＰＤＤ信号の立上がり（Ｓ　Ｂ　Ｗが
しに立下がった時）後、ＷＡＤＤ信号の立上がりかない
場合は、ＰＤＤ信号の状態はタイマ回路の時計値によっ
ては規定されず、後ライトキャンセル回路５２から入力
されるＲＤＤ信号によって規定される。すなわち、これ
は、後ライトのウェイト状態後、この後ライトがキャン
セルされる場合であり、ＰＤ、Ｄ信号はＳＢＷ信号の立
下がりによってＨになり、その後、このＨ状態はＲＤＤ
信号の入力によってＬに立下げられる。

゛後ライトキャンセル回路５２は、ＷＡＤＤ信号の反転
信号とＰＤＤ信号とのアンドをとるアンドゲート（ＷＡ
ＤＤ　−ＰＤＤ）と、このアンドゲートの出力を転送レ
ディ信号ＴＣＡＬの立下がりでラッチするフリップフロ
ップ等で構成されており、コントローラＢが転送レディ
になったとき、後ライウェイト中のとき（ＷＡＤＤがＬ
で、ＰＤＤがＨ）、Ｈになる、後ライトキャンセル信号
ＲＤＤ（第２図（ｈ））を出力するもので、このＲＤＤ
信号は、前記後ライト待ちフラグ生成回路４８、ＰＤＤ
生成回路４９に入力されている。

後ライト区間生成口６５０は、ＷＡＤＤ信号とＰＤＤ信
号とのアンドをとるアンドゲート（ＷＡＤＤ−ＰＤＤ）
と、フリップフロップ等で構成され　該アンドゲートの
アンド論理によって実際に後ライトを行っている期間の
みしになる後ライト区間信号ＰＤＤＥを形成し、出力す
る。

ゲート４５では、前記ＳＢＷ信号とＰＤＤＢ信号とのノ
アをとり、そのノア出力をメモリ１０のチップセレクト
端子Ｃ６Ｒに入力する。すなわち、ゲート４５によって
、Ｃ８Ｒ端子は前ライト時（ＳＢＷ）と後ライト時（Ｐ
ＤＤＥ）にしとなり、このときメモリ１０を右側からチ
ップセレクトする。

パルス発生回路５１は、ＰＤＤＥ信号がＨになっている
期間、後ライト（メモリーメモリ転送）に要する各種パ
ルス信号を発生するものである。

０ＥＲＲ信号（第４図ｃｄ））はメモリ１０のリードパ
ルス信号であり、メモリ１０のリード端子Ｒおよび最上
位アドレス反転回路４１に入力されている。ＳＰＧ信号
（第４図（ｆ））はＦＦＦ２Ｏ３チップセレクト信号で
あり、後ライト期間中にしになっている。ＳＰＧ信号は
ＦＦＦ２Ｏ３チップセレクト端子ＦＣＬに入力されてい
る。ＰＩＳＤ信号（第４図（ｅ））は、ＦＦＦ２Ｏ３ら
データを読出すためのリードパルスであり、ＦＦＦ２Ｏ
３リードクロ・ツク端子ＰＲに入力されている。ＷＥＲ
信号（第４図（Ω））はメモリ１０にメモリーメモリ転
送を行なわせるためのライトパルス信号であり、メモリ
１０のライトイネーブル端子Ｗに入力されている。５Ｒ
ＤＬ信号（第４図（ｂ））は、ＦＦＦ２Ｏ３メモリ１０
からデータを書込むためのライトパルスであり、ＦＦＦ
２Ｏ３ライトクロック端子ＦＷに入力されている。

以上が制御ロジック部３０の構成であり、以下第２図乃
至第４図に示すタイムチャートにしたがってその動作を
説明する。尚、第２図、第３図において、各信号の上に
付した０、０は選択されたメモリ構成を示し、また■は
前ライトを、■は後ライトを示している。

第２図の時刻ｔｏにおいて、コントローラＢの転送レデ
ィ信号ＴＣＡＬがＬに立下がる。この時刻ｔｏでは、Ｐ
ＤＤＥ信号がＨであるため（後ライト中）、ゲート３６
および３５の出力はしてあり、前ライト開始信号ＦＷＲ
３Ｔは出力されない。

すなわち、この時刻ｔｏから、ＰＤＤＥ信号がＬになる
時刻ｔ１までは後ライトが行なわれているため、前ライ
トウェイト期間となる（ＷＡＴＰＭ信号がＨ）。

後ライト期間中は、第４図に示すように、最上位アドレ
ス反転回路４１によって最上位アドレス信号トＡＲＨが
リードクロックＯＥ’　ＲＲに同期して反転／非反転さ
れるとともに（第４図（ｂ））、アドレス発生カウンタ
４４から最上位ビット以外のアドレス信号が出力され、
さらにパルス発生回路５１から、同図に示すような各種
信号が出力されることで、ＦＦＦ２Ｏ３介したメモリー
メモリ転送が行なわれる。なお、第４図（Ｃ）のＡＤは
アドレス発生カウンタ４４から出力されるアドレス信号
の最下位ビットである。なお、第４図では、メモリ１０
のＬ開領域からＨ側頭域へのメモリーメモリ転送が行な
われている。

第２図の時刻ｔ１に、ＰＤＤＥ信号がしに立下がり、後
ライトは終了する。後ライト終了検出回路３３は、この
後ライトの終了を検出し、その出力をＨに立上げる。一
方、フリップフロップ３４は、時刻ｔｏからＰＤＤＥ信
号のＨ状態を保持しており、このためゲート３５の出力
が時刻ｔ１にＨに立上がる。ゲート３５のＨ出力は、ゲ
ート３７を介して前ライト区間発生回路３９および最上
位アドレス決定回路４０に入力される。したがって、前
ライト区間信号ＳＢＷは時刻ｔ１でＨに立上がり、この
Ｈ状態は予設定時間だけ保持される。

一方、最上位アドレス決定回路４０では、時刻ｔ１にお
いて、相手側コントローラＡの状態を判断し、前ライト
において自コントローラＢが選択するメモリ領域を決定
する。この場合、時刻ｔ１においては、コントローラＡ
はメモリ１０をアクセスしていないので（ＰＰＣＢがＨ
’）　、　（ｆｊｌ先側のＬｆＩＩＪ領域を選択するよ
うＡＩ　ＯＲはＬになる。このＡｌＯＲ信号はセレクタ
４２を介してメモリ１０のＡＲＨ端子に加えられる。ま
た、上記ＳＢＷ信号のＨ入力によって、ライトパルス発
生器４３およびアドレス発゛生カウンタ４４が動作し、
ＳＢＷ信号がＨの期間中、ライトパルスをメモリ１０の
Ｗ端子に入力するとともに、アドレス信号をメモリ１０
のＡＤ１子およびコントローラＢに入力する。ＳＢＷ信
号もコントローラＢに入力されている。したかって、コ
ントローラＢはＳＢＷかＨの期間にデータを送出する。

この結果、時刻ｔ１〜ｔ２の期間には、コントローラＢ
からのデータがメモリ１０のＬ開領域に書込まれる、前
ライト処理が実行される。

時刻ｔ２において、前ライトか終了し、ＳＢＷ信号はＬ
に立下がる。このＳＢＷ信号の立下がりによってＰＤＤ
発生回路４９はＰＤＤ信号をＨに立上げる。この時刻ｔ
２には、相手側コントローラＡが非アクセス中なので後
ライトウェイトフラグＷＡＤＤは出力されない、したが
って、後ライトの待ちは発生せず、ＰＤＤＥ信号は時刻
ｔ２で、即、ト■に立上がる。このＰＤＤＥ信号の立上
がりによって最上位アドレス反転回路４１、パルス発生
回路５１、およびアドレス発生カウンタ４４が動作し、
前述した後ライト処理が実行される。この後ライト処理
は、ＰＤＤ発生回路４つ内のタイマ回路が計時動作を終
了する時刻ｔ５まで行なわれる。なお、この後ライト処
理では、ベアの前ライトがＨ側領域に対して行なわれた
ため、Ｈ側領域が書込み側、Ｈ側領域が読出し側となる
。

この後ライトの途中の時刻ｔ３に、コントローラＢから
転送レディ信号ＴＣＡＬが入力されるが、後ライトを行
っているため、時刻ｔ３がら前ライトウェイト状態とな
っている。

また、この後ライトの途中の時刻ｔ４で、コントローラ
ＡＩ！ＩＪからのリード要求が発生している（ＰＰＣＲ
がＬ）、リード区間発生回路４６は、この時刻ｔ４から
時刻ｔ　１０までの間ＰＰＣＲ信号時刻ｔ４〜ｔ　１０
の間読出し状態となる。また、ＰｐｃＲａ号の立下がり
時点く時刻ｔ４）で、システムＡ側アクセス領域決定回
路４７は相手側コントローラＢ側の状態を判断し、自コ
ントローラＡがアクセスするメモリ領域を決定する。こ
の場合、時刻ｔ４においては、メモリ１ｏのＨ側領域が
書込み状態となっている後ライト処理が実行されている
ので、決定回路４７は、コントローラＡがその逆のＨ側
領域を選択するようＡＩ　ＯＬ倍信号Ｌにする。この結
果、時刻ｔ４〜時刻ｔ　＋ｏの期間には、メモリ１０の
Ｈ側領域のデータが読出され、コントローラＡに出力さ
れる。

このコントローラＡのアクセス期間中の時刻ｔ５におい
て、後ライトが終了し、ＰＤＤＥ信号はしに立下がる。

この結果、時刻ｔ５に前記同様、ゲート３５はＨになり
、この結果、時刻ｔ５に前ライト開始信号ＦＷＲ３Ｔが
出力される。これにより、時刻ｔ５から、前ライト区間
発生回路３９に設定された時間が終了する時刻上６まで
の間、前述した前ライト処理が実行される。この場合、
この前ライト処理は、コントローラＡが既にＨ側領域に
アクセス中であるため、Ｈ側領域に対して行なわれる。

時刻上６において、Ｈ側領域に対する前ライトか終了し
、ＳＢＷ信号がＬに立下がる。この時刻ｔ６においては
、後ライトを行なおうとする（後ライトの書き込み側の
領域）Ｈ側領域にコントローラＡがアクセス中であるた
め、後ライト待ちフラグ生成回路４８の出力フラグＷ　
Ａ　Ｄ　Ｄがしに立下がるとともに、ＰＤＤ発生回路４
９の出力ＰＤＤがＨに立上がり、後ライトのウェイト開
始となる。

時刻ｔ７にコントローラＢの転送レディ信号ＴＣＡＬが
Ｌに立下がる。後ライトキャンセル回路５２はＴＣＡＬ
信号の立下がりで、ＷＡＤＤ信号の反転信号とＰＤｐ信
号とのアンド出力、すなわちＨ状態をラッチし、このラ
ッチ信号を瞬時の立上がり信号に変換して、ＲＤＤ信号
として出力する。このＲＤＤ信号の入力によって、時刻
ｔ７に、ＷＡＤＤ信号はＨに立上がり、ＰＤＤ信号はＬ
に立下がり、後ライトのウェイト期間は終了する。

一方、時刻ｔ７において、ゲート３６の出力がＨに立上
がる（ＰＤＤＥがしなので）、このゲート３６のＨ出力
によって、ゲート３７はその出力Ｆ　Ｗ　ＲＳ　ＴをＬ
に立下げ、これにより時刻ｔ７がら前ライトが開始され
る。

すなわち、コントローラＢがら転送レディ信号ＴＣＡＬ
が入力された時刻ｔ７においては、後ライトのウェイト
期間中である。このため、この後ライトはキャンセルさ
れ、時刻ｔ７から次の前ライトが開々台される（　ｆｉ
ｔライトスキンプ）。

時刻ｔ７〜七８の前ライト期間では、コントローラＡが
Ｈ側領域に対してアクセス中であるため、Ｈ側領域に対
して書込みが行なわれる。

時刻上８に、Ｈ側領域に対する前ライトが終了し、ＳＢ
Ｗ信号がしに立下がる。この時刻上８においてもコント
ローラＡが後ライトを行なおうとするＨ側領域にアクセ
ス中であるため、再び後ライトのウェイトか発生する。

この後ライトのウェイトは、Ｔ　ＣＡ　Ｌ　信号が再び
Ｌに立下がる時刻ｔ９まで続行する。

時刻上９においては、再び後ライトがキャンセルされ、
時刻ｔ９からは次の前ライトが行なわれる。この時刻ｔ
９の後、時刻ｔ　ｉｏにコントローラＡのアクセスか終
了しているので、この後は（時刻ｔ　’１１から）、前
ライトのウェイトのみが存在する（後ライトのウェイト
、後ライトのスキップは存在しない）、前ライト、およ
び後ライトが繰り返し行なわれている。

第３図は、ＴＣＡＬ信号とＰＰＣＲ信号とのタイミング
が、第２図と異なる例を示したものであり、その基本的
動作は第２図に示したものと同じであるので説明は省略
する。この第３図の例では前ライト期間（ＷＡＴＰＭ）
は存在しない。

なお、上記実施例では、コントローラＢとメモリ１０と
の間のバッファ手段としてＦＦＦ２Ｏ３用いるようにし
たが、これの代わりにＦＩＦＯ（Ｆｉｒｓｔ　＋ｎ　Ｆ
ｉｒｓｔ　　Ｏｕｔ　；先入れ先出し回路）等を用いる
ようにしてもよい。この場合は、前ライトと後ライトの
ウェイトの手法が若干具なる（メモリーメモリ転送は行
なわない）のみで、その他の前述した後ライトのウェイ
ト、後ライトのスキップ、前ライトのウェイト等の手法
は第１図に示したものと同じである。

すなわち、ＦＩＦＯを用いる場合は１．アドレス記憶用
のＦＩＦＯとデータ記憶用のＦＩＦＯを設け、前ライト
時には、メモリ１０のＨ側領域およびＨ側領域のいずれ
か一方にデータを書込み、かつＦＩＦＯにデータおよび
アドレスを書込むとともに、後ライト時には、上述した
前ライトのときにＦＩＦＯに書込んだデータとアドレス
を上記前ライト終了後、ＦＩＦＯから読出し、この読出
しデータをＦＩＦＯから出力されるアドレスにしたがっ
てメモリ１０の上記前ライト時に選択した領域と逆側の
Ｈ／Ｌ領域に書込むようにする。

また、上記実施例では、コントローラＢがら転送レディ
信号ＴＣＡＬが入力された時、後ライトを行っている場
合は、この後ライト終了後、前ライトを行なうようにし
たが（前ライトのウェイト）、このような場合は次のよ
うな手法を用いるようにしてもよい。

すなわち、このような場合は、転送レディ信号ＴＣＡＬ
が入力された時点で、実行中の後ライトを強制終了させ
、該強制終了させた後ライトで書込みを行っていた側の
メモリ領域に対して、コントローラＢからのデータを書
込む、前ライト処理を即、実行させるようにしてもよい
。このような制御を行った場合、後ライトを強制終了し
た側のメモリ領域は、強制終了した時点では、コントロ
ーラＢによる異なるアクセス時のデータで混同している
が、該混同している領域を前ライト処理によってコント
ローラＢの最新データで書き換えるので、その後、コン
トローラＡにコントローラＢの異なるアクセス時のデー
タが送出されることはない。

第５図は、この発明の変形例を示すものであり、この装
置では、システムコントローラＢから、２つのシステム
コントローラＡ、Ｃヘデータ伝送を行なう、この第５図
の装置は、コントローラＢの時々刻々変化するデータを
コントローラＡで処理し、かつ前記データをコントロー
ラＣでモニタリングするようなフィールドネットを想定
している。

第５図の構成において、メモリ１０、ＦＦＦ２Ｏ３構成
は第１図と全く同じであり、また制御ロジック部８０は
、第１図に示した制御ロジック部３０からシステムＡ開
領域決定回路４７、およびリード区間発生回路４６を除
いたものに対応し、その他の回路は全て有している。

すなわち、この第５図に示す構成では、デュアルポート
メモリ１０の左側端子（ポート）をコントローラＡおよ
びＣで共用することで回路規模を縮小するようにしてい
る。そして、この左側ボートの共用を実現するために、
コント、ローラＡのアクセス要求ＲＤ１をコントローラ
Ｃのアクセス要求ＲＤ２より優先させている。

システムＣリード区間発生回路６０は、コントローラＡ
の読出し要求信号ＲＤ１を入力し、コントローラＡのリ
ード区間信号ＰＰＣＲを出力するもので、その動作は第
１図のリード区間生成回路４６と同じである。

システムＣリード区間発生回路６２は、コントローラＣ
の読出し要求信号ＲＤ２に基づ”きコントローラＣのリ
ード区間信号ＰＱＣＲを形成出力するものである。しか
し、この発生回路６２ではＰＱＣＲ信号の状態がしで、
メモリ１０をシステムＣがアクセス中であっても〜ＰＰ
ＣＲ信号がＬに立下がると、ＰＱＣＲ信号を強制的にＨ
に立上げ、コントローラＣのアクセスを途中で中断する
ようにしている（第６図（ａ）、時刻ｔ２）。

これらリード区間発生回路６０．６２の出力いる。

他方−ｐｐｃＲｒｉ号は、コントローラＣに入力されて
いる。したがって、コントローラＣは、ＰＰＣＲ信号が
Ｌでないとき、または、ＰＰＣＲ信号がしに立下がるの
を確認して、読出し要求信号ＲＤ１を送出することがで
きる（第６図（ａ）時刻ｔ１、第６図［ｂ）時刻ｔ２）
。

最上位アドレス決定回路６１には、これらＰＰＣＲ信号
およびＰＱＣＲ信号の他、制御ロジック部８０からＳＢ
Ｗ信号、ＰＤＤＥ信号およびＡ１０Ｒ信号が入力されて
いる。したがって、この決定回路６１の論理は、第１図
のシステムＡ側アクセス領域決定回路４７の前述した論
理と基本的に同じであり、これにシステムＣのリード区
間信号ＰＱＣＲが加わっただけであり、決定回路４７で
はＰＰＣＲ信号およびＰＱＣＲ信号がしに立下がったと
きの制御ロジック部８０から入力される３つの信号に基
づきコントローラＢが書込みを行っていない領域に対し
てコントローラＡまたはＣの読出しアクセスが行なわれ
るようＡｌ０ＬＬ信号を決定し、該信号Ａｌ０ＬＬをメ
モリ１ｏのＡＬＨｆ！ＩＡ子に印加するようにする。

尚、制御ロジック部８０において、先の第１図の最上位
アドレス決定回路４０に対応する回路（図示せず）には
、ＰＰＣＲ信号、Ａｌ０Ｌ信号に代わるものとして、ゲ
ート６３の出力およびＡ１０ＬＬ信号が入力されており
、該回路ではこれら入力信号にもとづき前ライトにおけ
るメモリアクセス領域を決定する。また、同制御ロジッ
ク部８０において、先の第１図の後ライト待ちフラグ生
成回路４８に対応する回路にも、ＰＰＣＲ信号に代わる
ものとして、ゲート６３の出力が入力されている。

このように、第５図の実施例では、コントローラＡとＣ
がメモリ１０の左側ボートを共用し、コントローラＡが
メモリ１０を使用していないときに、コントローラＣが
メモリ１０にアクセスするようにしたので、コントロー
ラＡ、Ｃ側のバス使用の効率が上がるとともに回路規模
を縮小することができる。

なお、上記実施例では、メモリ１０は最上位ビットアド
レスによって２分割する場合を示したが、メモリの２重
化構成として、最上位ビット以外のビットでメモリを２
分割するようにしてもよく、さらに２つの異なるチップ
から成るメモリを用いるようにしてもよい、また、制御
ロジック部３０゜８０の論理構成も、これらと同等の機
能を達成するものであれば他の任意の論理構成としても
よい。

〔発明の効果〕

以上説明したように、この発明によれば、第１のシステ
ムコントローラからこの第１のシステムコントローラの
非アクセス時間より長いアクセス時間をもつ第２のシス
テムコントローラへデータを伝送する非同期データ伝送
装置において、これらデータ伝送路間にメモリを２重化
して配し、これらメモリへ第１のシステムコントローラ
がらデータを書込むときは、時間をずらせて２回にわけ
て書込みを行なうとともに、第２のシステムコントロー
ラから、これらのメモリに読出しアクセスをするときは
、使用してない側のメモリからデータを読出すようにし
たので、データが各システムコントローラのアクセス周
期の途中で途切れるといったことがなくなり、これによ
り受信側のシステムコントローラは送信側のコントロー
ラの同時刻および同内容のデータを受信でき、もってエ
ラーのない正確なデータ伝送をなし得る。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
乃至第４図は上記実施例装置の作用を示すタイムチャー
ト、第５図はこの発明の変形例を示すブロック図、第６
図は該変形例の作用を説明するためのタイミングチャー
トである。 Ａ、Ｂ・・・システムコントローラ、１０・・・メモリ
（デュアルポートメモリ）、２０・・・バッファ回路（
ＦＦ群）、３０・・・制御ロジック部。 第３図 第 図 第６図

Claims (4)

【特許請求の範囲】
1. （１）第１のシステムコントローラから、この第１のシ
   ステムコントローラの非アクセス時間より長いアクセス
   時間をもつ第２のシステムコントローラへデータを伝送
   する非同期データ伝送装置において、 前記第１のシステムコントローラの出力データが書込ま
   れるとともに、この書込みデータを前記第２のシステム
   コントローラへ読出す第１のメモリと、 この第１のメモリに並列に備えられ、前記第１のシステ
   ムコントローラの出力データが書込まれるとともに、こ
   の書込みデータを前記第２のシステムコントローラへ読
   出す第２のメモリと、前記第１および第２のメモリのう
   ちの一方の記憶データを前記第１および第２のメモリの
   うちの他方へ書込むためのバッファ動作を行なうバッフ
   ァ手段と、 前記第１のシステムコントローラのデータ転送要求に対
   応して第１のシステムコントローラの出力データを前記
   第１および第２のメモリのうちのいずれか一方のメモリ
   に書込む１回目の書込み制御と、この１回目の書込み制
   御終了後該１回目の書込み制御で書込んだデータを読み
   出し、該読出したデータを前記バッファ手段を介して前
   記１回目の書込み制御で書込んだ第１または第２のメモ
   リの他方に書込む２回目の書込み制御とを行なう書込み
   制御手段と、 前記第２のシステムコントローラの読出し要求に対応し
   て前記第１および第２のメモリのうちのいずれか一方か
   らデータを読出して第２のシステムコントローラへ出力
   する読出し制御手段とを具える非同期データ伝送装置。
2. （２）前記第１および第２のメモリは、前記第１および
   第２のシステムコントローラからのアクセスに対して所
   定の優先順位が予め設定され、前記書込み制御手段は、 前記１回目の書込み制御終了時点で前記第２のシステム
   コントローラによる第１および第２のメモリへのアクセ
   ス状態を判定し、２回目の書込み制御を開始するか待機
   するかを判定する第１の判定手段と、 この第１の判定手段から２回目の書込み制御開始の判定
   結果が出力されると２回目の書込み制御を実行する第１
   の書込手段と、 前記第１の判定手段から待機の判定結果が出力されると
   、前記第２のシステムコントローラによるアクセスが終
   了するまで２回目の書込みを待機する第１の待機手段と
   、 前記第１のシステムコントローラからの転送要求の開始
   時点で、前記第２のシステムコントローラによる第１お
   よび第２のメモリへのアクセス状態および前記第１の判
   定手段の出力を判定する第２の判定手段と、 この第２の判定手段から第２のシステムコントローラが
   非アクセス中である判定結果が出力されると、第１およ
   び第２のメモリのうちの前記優先順位の高い側のメモリ
   を選択して前記１回目の書込み制御を行なう第２の書込
   手段と、 前記第２の判定手段から２回目の書込み制御を待機中で
   ある判定結果が出力されると、２回目の書込み制御をキ
   ャンセルし、前記第１および第２のメモリのうちの第２
   のシステムコントローラがアクセスしていない側のメモ
   リに対して前記１回目の書込み制御を行なう第３の書込
   手段と、前記第２の判定手段から２回目の書込み制御を
   実行中である判定結果が出力されると、この２回目の書
   込み制御が終了するまで当該１回目の書込み制御を待機
   させる第２の待機手段と、 を具え、 前記読出し制御手段は、 前記第２のシステムコントローラからの読出し要求の開
   始時点で前記１回目および２回目の書込み制御の状態を
   判定する第３の判定手段と、この第３の判定手段の出力
   および前記優先順位に基づき、第１のシステムコントロ
   ーラが非アクセス中のときは第１および第２のメモリの
   うちの前記優先順位の高い側のメモリから、また前記１
   回目の書込み制御が行なわれているときは第１および第
   ２のメモリのうちの１回目の書込み制御が行なわれてい
   るメモリの逆側のメモリから、また前記２回目の書込み
   制御が行なわれているときは、前記第１および第２のメ
   モリのうちの２回目の書込み制御で読出しが行なわれて
   いる側のメモリから記憶データを読出し第２のシステム
   コントローラへ出力する読出手段 とを具える請求項（１）記載の非同期データ伝送装置。
3. （３）第１のシステムコントローラからこの第１のシス
   テムコントローラの非アクセス時間より長いアクセス時
   間をもつ第２のシステムコントローラへデータを伝送す
   る非同期データ伝送装置において、 前記第１のシステムコントローラから出力されるデータ
   を一時記憶する読み書き可能な第１のメモリと、 前記第１のシステムコントローラの出力データまたは前
   記第１のメモリの一時記憶データが書込まれるとともに
   、この書込みデータを前記第２のシステムコントローラ
   へ読出す第２のメモリと、この第２のメモリに並列に備
   えられ、前記第１のシステムコントローラの出力データ
   または前記第１のメモリの一時記憶データが書込まれる
   とともに、この書込みデータを前記第２のシステムコン
   トローラへ読出す第３のメモリと、 前記第１のシステムコントローラのデータ転送要求に対
   応して第１のシステムコントローラの出力データを前記
   第２および第３のメモリのうちのいずれか一方のメモリ
   と前記第１のメモリとに同時に書込む１回目の書込み制
   御と、この１回目の書込み制御終了後前記第１のメモリ
   に書込んだデータを前記１回目の書込み制御で書込んだ
   第２または第３のメモリの他方に書込む２回目の書込み
   制御とを行なう書込み制御手段と、 前記第２のシステムコントローラの読出し要求に対応し
   て前記第２および第３のメモリのうちのいずれか一方か
   らデータを読出して第２のシステムコントローラへ出力
   する読出し制御手段とを具える非同期データ伝送装置。
4. （４）第１のシステムコントローラからこの第１のシス
   テムコントローラの非アクセス時間より長いアクセス時
   間をもつ第２および第３のシステムコントローラへデー
   タを伝送する非同期データ伝送装置において、 前記第１のシステムコントローラの出力データが書込ま
   れるとともに、この書込みデータを前記第２または第３
   のシステムコントローラへ読出す第１のメモリと、 この第１のメモリに並列に備えられ、前記第１のシステ
   ムコントローラの出力データが書込まれるとともに、こ
   の書込みデータを前記第２または第３のシステムコント
   ローラへ読出す第２のメモリと、 前記第１および第２のメモリのうちの一方のデータを前
   記第１および第２のメモリのうちの他方へ書込むための
   バッファ動作を行なうバッファ手段と、 前記第１のシステムコントローラのデータ転送要求に対
   応して第１のシステムコントローラの出力データを前記
   第１および第２のメモリのうちのいずれか一方のメモリ
   に書込む１回目の書込み制御と、この１回目の書込み制
   御終了後該１回目の書込み制御で書込んだデータを読出
   し、該読出したデータを前記バッファ手段を介して前記
   １回目の書込み制御で書込んだ第１または第２のメモリ
   の他方に書込む２回目の書込み制御とを行なう書込み制
   御手段と、 前記第２および第３のシステムコントローラからの読出
   し要求に対応して予め設定した一方のメモリを優先させ
   て前記第１および第２のメモリのうちのいずれか一方か
   らデータを読出して第２または第３のシステムコントロ
   ーラへ出力する読出し制御手段と を具える非同期データ伝送装置。