JPH061457B2 - マルチバスコンピュータシステムにおいてバスを相互接続する方法及び装置 - Google Patents

Description

【発明の詳細な説明】 背景技術 本発明は、データ処理システムに係り、より詳細には、
多数のバスを用いたデータ処理システムに係る。

コンピュータ及びデータ処理システムにおいては、シス
テムの種々の要素を相互接続するのにバスが一般に使用
される。例えば、中央処理ユニットは、典型的に、各要
素の動作に関連した信号を搬送することのできるバスを
介して、メモリ要素や、入力／出力（Ｉ／Ｏ）装置等に
接続される。上記信号は、例えば、データ信号や、クロ
ック信号や、他の制御信号を含む。バスは、コンピュー
タシステムによって所望の動作を実行できるようにする
ためには、バスに接続された全ての要素にこのような信
号を搬送できねばならない。

コンピュータシステムが次第に高いレベルの性能を実現
できるようになるにつれて、コンピュータシステムに２
つ以上のバスを設けることがしばしば所望される。例え
ば、プロセッサと高速メモリ要素とを相互接続する高速
主システムバスを設けると共に、ディスクドライブやテ
ープドライブのようなＩ／Ｏ装置をＩ／Ｏコントローラ
に相互接続する個別のバスを設けることが所望される。

マルチバスコンピュータシステムにおいて個別のバスを
相互接続しなければならないことは、システムを甚だ複
雑なものにする。バスを相互接続する１つの方法は、バ
スの１つに各々接続された第１及び第２のアダプタモジ
ュールと、これら２つのアダプタモジュールを接続する
相互接続バスとで構成されたバス相互接続アダプタを設
けることである。１つのバスから他のバスへデータを転
送すべきときには、一般にプロトコルと称される所定の
１組のルールに基づいて１つのバスにおいてトランザク
ションが開始される。トランザクションが開始されたバ
スに接続されたアダプタモジュールは、典型的に、相互
接続バスに「要求」信号を発生することによって相互接
続バスの制御権を得る。他方のアダプタモジュールは、
もし相互接続バスの制御権をまだ得ていなければ、「許
可」信号でそれに応答する。トランザクションが開始さ
れたアダプタモジュールは、相互接続バスの制御権を得
て、データ転送トランザクションを構成する信号を発生
し始める。この「要求／許可」の解決策は多くの用途で
受け入れられるが、バス間でデータを転送できる速度に
制約を招く結果となる。

あるマルチバスコンピュータシステムにおいては、バス
が互いに異なるサイクルタイムで動作する。これは、バ
ス間のデータ転送の問題を更に複雑なものにする。この
ような複雑さを招く理由は、バスにおける主たる事象
が、バスのサイクルタイムを制御するクロック信号、例
えば、主クロック信号又はこの主クロック信号から導出
された多相クロック信号の状態変化と同期して生じるか
らである。サイクルタイムの異なるバス間でデータを転
送すべき場合には、バスの一方に接続された回路によっ
て発生される制御信号がその他方のバスに接続された回
路によって確認されそしてそれによって作用を受けるよ
うに確保しなければならない。

サイクルタイムの異なる２つのバス間で同期をとってト
ランザクションを実行する場合に、低速のバスから高速
のバスへ信号を送信することは比較的簡単である。即
ち、低速バスのサイクルタイムに基づいて動作する制御
信号は、高速バスの少なくとも１つの全サイクル中その
アサートされた状態に保たれ、従って、信号がそのアサ
ートされた状態で高速バスによって捕らえられそして確
認されるよう確保される。

然し乍ら、高速バスから低速バスへ信号を送信すること
はもっと困難である。というのは、高速バスに１つのバ
スサイクル中だけアサートされた信号は、低速バスのク
ロックが１つの状態から別の状態へ移行する前にそのデ
アサート状態に戻ってしまうからである。入ってくる制
御信号は、低速バスのクロック信号に状態変化が生じた
際にのみ同期がとられ、即ち確認されるので、高速バス
により発生された一定巾の制御信号が低速バスによって
確認されないことが考えられる。

このような問題に向けられた種々の技術が知られてい
る。例えば、高速バスによって発生された制御信号は、
その低速バスに送られる前に多段カウンタ回路に通され
て、多数の高速バスクロックサイクルの時間にわたって
その制御信号のアサート時間が「延長」され、この延長
された制御信号が低速バスのサイクルタイムよりも大き
なアサート時間をもつようにされる。この方法には、制
御信号を発生するための比較的複雑な論理を必要とする
という欠点があり、多数の制御信号を発生しなければな
らない場合には特に望ましくない特性となる。更に、制
御信号のアサート時間が低速バスのサイクルタイムより
も僅かに長いだけの場合には、低速バスに関連した回路
が、その制御信号がデアサート状態に戻るまでにこれを
検出する機会が１つしかないことになる。システムにノ
イズが存在する場合には、このノイズによって低速バス
が制御信号の１つの状態変化を確認し損なうことにな
り、システムの信頼性が低いものとなる。

高速バスから低速バスへ制御信号を送信するもう１つの
公知方法は、低速バス側の入ってくる制御信号を用いて
同期回路のクロック端子を制御し、エッジトリガ式の制
御信号受け入れ回路を形成することである。高速バスに
よって発生された制御信号で、高速バスのサイクルタイ
ムに等しい巾を有する制御信号は、もし全てが良好に達
すれば、低速バス側の制御信号として受け取られる。然
し乍ら、上記した「延長」方法の場合と同様に、低速バ
スの回路は、入ってくる制御信号がそのデアサート状態
に戻るまでにそれを検出する機会は１度しかなく、従っ
て、システムはノイズに影響され易いものとなる。更
に、鮮明なエッジをもつ入力制御信号がエッジトリガ式
の受け取り回路を正確に動作しなければならない。従っ
て、エッジトリガ式の回路を用いたシステムは、発生さ
れた信号の良好な電気的完全性を確保するように入念に
設計しなければならない。このような厳密な設計が要求
される場合には、システムのコスト増加となる。

従って、マルチバスコンピュータシステムにおいて高速
バスから低速バスへ制御信号を送信する公知のシステム
の中で、完全に満足なものは皆無である。

発明の要旨 本発明の目的は、マルチバスコンピュータシステムにお
いてバスを接続するための方法及び装置で、バス間にデ
ータを転送するトランザクションに必要なクロック信号
の数を減少することのできる方法及び装置を提供するこ
とである。

本発明の別の目的は、バスのサイクルタイムが異なるよ
うなマルチバスコンピュータシステムのバスを相互接続
するための方法及び装置を提供することである。

本発明の更に別の目的は、いずれのバスからでもトラン
ザクションを開始できるようなマルチバスコンピュータ
システムのバスを相互接続するための方法及び装置を提
供することである。

本発明の更に別の目的は、システムバスの１つが保留バ
スでありそして他方が非保留バスであるようなマルチバ
スコンピュータシステムのバスを相互接続するための方
法及び装置を提供することである。

本発明の更に別の目的及び効果は、その一部分は以下の
説明に記載されており、又、その一部分は以下の説明か
ら明らかであり、或いは本発明の実施によって学び取る
ことができよう。本発明の目的及び効果は、請求の範囲
に特に指摘した手段及びその組合せによって実現及び達
成することができよう。

上記目的を達成するためにそして本発明の目的によれ
ば、ここに広く実施して説明するように、本発明は、コ
ンピュータシステムの第１バスと第２バスとの間に情報
経路を形成するバスアダプタを備え、上記第１及び第２
バスの各々は、第１及び第２のクロック信号によって各
々制御される繰り返しのバスサイクル中にデータを伝播
し、上記第１バスは、第２バスよりも速いサイクルタイ
ムを有している。上記アダプタは、相互接続バスと、第
１アダプタモジュールとを備えており、この第１アダプ
タモジュールは、上記相互接続バスに接続された第１の
相互接続インターフェイス回路と、第１のバスに接続さ
れる第１バスインターフェイス回路と、第２バスから第
１バスへ転送されるべきデータを記憶するためのバッフ
ァとを含んでいる。上記第１アダプタモジュールは、更
に、第１制御手段を備えていて、この制御手段は、バッ
ファがデータを受け入れられるときに上記相互接続バス
にBUFFER AVAILABLE（バッファ使用可能）信号をアサー
トし、上記相互接続バスに受け入れられたBUFFER LOADE
D（バッファロード済み）信号のみに応答して上記BUFFE
R AVAILABLE信号をデアサートし、そして上記BUFFER LO
ADED信号に応答して上記バッファから第１バスへデータ
を送信するように上記第１バスインターフェイス回路を
作動する。更に、アダプタは、第２アダプタモジュール
も備えており、これは、上記相互接続バスに接続された
第２の相互接続インターフェイス回路と、第２バスへ接
続される第２バスインターフェイス回路と、第２バスを
経て受け取った信号に応答して第１バスと第２バスとの
間で相互接続バスを経てデータを転送するトランザクシ
ョンを開始するための第２制御手段とを備えており、上
記トランザクションは、第２アダプタモジュールから第
１アダプタモジュールへ所定量のデータを転送すること
を必要とするものである。上記第２制御手段は、上記BU
FFER AVAILABLE信号がアサートされたときにのみ相互接
続バスを経て第２アダプタモジュールから第１アダプタ
モジュールへデータを送信する手段と、上記所定量のデ
ータが第１アダプタモジュールへ送信されたときにBUFF
ER LOADED信号を発生する手段とを備えている。

以下、本発明の好ましい実施例を示した添付図面を参照
し、本発明の原理を詳細に説明する。

図面の簡単な説明 第１図は、複数のバスを含む本発明によるデータ処理シ
ステムのブロック図、 第２図は、第１図に示された本発明によるバスアダプタ
のブロック図、 第３Ａ図及び第３Ｂ図は、第２図のバスアダプタにおけ
るクロック信号を示すタイミング図、 第４図は、相互接続バスによって搬送される信号を示し
た第２図のバスアダプタのブロック図、 第５図は、第２図のバスアダプタにおける状態及び制御
信号の発生を示す回路図、 第６図は、第７図及び第８図の受信及び送信レジスタフ
ァイルと第４図に示された相互接続バス信号との関係を
示す図、 第７図は、第２図に示された受信レジスタファイルのフ
ォーマットを示す詳細図、 第８図は、第２図の送信レジスタファイルのフォーマッ
トを示す詳細図、 第９図は、第１図に示されたＩ／Ｏバスから開始された
書き込みトランザクション中に第２図の制御及びシーケ
ンサ論理回路によって発生される信号を示す代表的なタ
イミング図、 第１０図は、第１図に示されたＩ／Ｏバスから開始され
た読み取りトランザクション中に第２図の制御及びシー
ケンサ論理回路によって発生される信号を示す代表的な
タイミング図、 第１１図は、第１図に示されたシステムバスにより開始
された書き込みトランザクション中に第２図の制御及び
シーケンサ論理回路によって発生される信号を示す代表
的なタイミング図、 第１２図は、第１図に示されたシステムバスにより開始
された読み取りトランザクション中に第２図の制御及び
シーケンサ論理回路によって発生される信号を示す代表
的なタイミング図、 第１３図は、第２図のＩ／Ｏバスアダプタモジュールの
回路の一部分を示す部分回路部分ブロック図、そして 第１４図は、第２図に示されたシステムバスアダプタモ
ジュールのゲートアレイに存在する回路の一部分を示す
回路図である。

好ましい実施例の詳細な説明 本発明の現在好ましいと考えられる実施例が示された添
付図面を参照して以下に詳細に説明する。これらの添付
図面全体にわたり、同様の要素が同じ参照番号で示され
ている。

第１図は、本発明によるデータ処理システム２０の一例
を示している。このシステム２０は、多数のプロセッサ
とメモリサブシステムとＩ／Ｏシステムとの間で通信を
行なえるようにする同期バスであるシステムバス２５を
備えている。システムバス２５を経ての通信は、周期的
なバスサイクルを用いて同期的に行なわれる。

第１図において、システムバス２５は、２つのプロセッ
サ３１及び３５と、メモリ３９と、１つのＩ／Ｏインタ
ーフェイス４１と、１つのＩ／Ｏユニット５１とに接続
される。Ｉ／Ｏユニット５３は、バスアダプタを構成す
るＩ／Ｏバス４５及びＩ／Ｏインターフェイス４１によ
ってシステムバス２５に接続される。第１図のＩ／Ｏバ
ス４５には１つのＩ／Ｏユニット５３しか接続されてい
ないが、Ｉ／Ｏコントローラや、メモリモジュールや、
プロセッサのような複数の装置をＩ／Ｏバス４５に接続
することができる。

システムバス２５及びＩ／Ｏバス４５は、システムバス
クロック信号及びＩ／Ｏバスクロック信号によって各々
制御される繰り返しバスサイクル中にデータを伝播す
る。好ましい実施例においては、システムバス２５はサ
イクルタイムが６４ｎｓの６４ビット保留バスであり、
そしてＩ／Ｏバス４５はサイクルタイムが２００ｎｓの
３２ビット非保留バスである。システムバス２５におい
てトランザクションを開始するためのプロトコルは、本
発明の譲受人に譲渡されたリチャードＢギレット二世及
びダグラスＤウィリアムズによる１９８７年５月１日出
願の「マルチプロセッサコンピュータシステムにおける
プロセッサによるシステムリソースへの充分なアクセス
を確保する方法及び装置(METHOD AND APPARATUS FOR AS
SURING ADEQUATE ACCESS TO SYSTEM RESOURCES BY PROC
ESSORS IN A MULTIPROCESSOR COMPUTER SYSTEM)」と題
する米国特許出願第０７／０４４，９５２号に完全に説
明されている。Ｉ／Ｏバス４５において開始されるトラ
ンザクションのプロトコルは、本発明の譲受人に譲渡さ
れたフランクＣボンバ氏等の１９８７年４月２８日付け
の米国特許第４，６６１，９０５号に開示されている。
上記特許出願及び特許の開示を参考として個々に取り上
げる。

データ処理システム２０の好ましい実施例では、中央ア
ービタ２８もシステムバス２５に接続されている。この
アービタ２８は、幾つかのタイミング及びバス仲裁信号
をシステムバス２５上の他の装置へ直接供給すると共
に、これら装置と幾つかの信号を共有する。

第１図に示された実施例は、現在好ましいと考えられる
ものであり、必ずしも本発明をこれに限定するものと解
釈すべきではない。例えば、Ｉ／Ｏインターフェイスユ
ニット４１は、装置コントローラを構成し、Ｉ／Ｏバス
４５は、装置コントローラを磁気ディスクドライブユニ
ットのようなＩ／Ｏ装置に接続するバスを構成する。

本発明の説明に用いる用語として、プロセッサ３１及び
３５、メモリ３９、バスアダプタ４１、Ｉ／Ｏ装置５１
及び５３は、全て「ノード」と称する。「ノード」と
は、バスに接続されるハードウェア装置として定められ
る。

本発明を説明するのに用いる用語によれば、「信号」又
は「ライン」は、物理的なワイヤの名称を指すものとし
て交換可能に用いられる。「データ」又は「レベル」と
いう用語は、信号又はラインがとり得る値を指すのに用
いられる。

ノードは、システムバス２５を介して他のノードとの転
送を実行する。「転送」は、共通の送信器及び共通のア
ービタを共有する１つ以上の連続的なサイクルである。
例えば、あるノードによって開始されてシステムバス２
５上の別のノードから情報を読み取るための読み取り動
作は、第１ノードから第２ノードへコマンドを転送し、
その後、ある程度の時間がたってから、第２ノードから
第１ノードへ１つ以上の返送データ転送を行なうことを
必要とする。

「トランザクション」とは、バスにおいて実行される完
全な論理タスクであると定義され、２つ以上の転送を含
むことができる。例えば、コマンド転送の後に１つ以上
の返送データ転送を行なうことにより成る読み取り動作
は、１つのトランザクションである。又、トランザクシ
ョンは、１つのバス上のノードから別のバス上のノード
へ開始されてもよい。

システムバス２５の好ましい実施例においては、許され
るトランザクションが種々のデータ長さの転送をサポー
トし、これは、読み取り(READ)、書き込み(WRITE)（マ
スクされた）、インターロック読み取り、アンロック書
き込み及び割り込み動作を含む。インターロック読み取
りと、通常の即ち非インターロックの読み取りとの相違
は、特定位置へのインターロック読み取りの場合に、そ
の位置に記憶された情報が検索され、そして次のインタ
ーロック読み取りコマンドによるアクセスがその記憶さ
れた情報へ制限されるということである。アクセスの制
限は、ロック機構をセットすることによって行なわれ
る。その後のアンロック書き込みコマンドは、情報をそ
の特定の位置に記憶し、そしてその位置におけるロック
機構をリセットすることにより他のノードがその記憶さ
れた情報を再びアクセスできるようにする。従って、イ
ンターロック読み取り／アンロック書き込み動作は、あ
る形式の読み取り−変更−書き込み命令である。

システムバス２５は、「保留」バスであるから、応答を
待機して浪費されてしまうバスサイクルを他のノードが
使用できるようにすることにより、バスリソースの効率
的な使用を促す。保留バスにおいては、あるノードがト
ランザクションを開始した後に、他のノードがそのトラ
ンザクションが完了する前にバスへアクセスすることが
できる。従って、そのトランザクションを開始したノー
ドは、全トランザクション時間中バスを拘束するのでは
ない。これに対して、非保留のＩ／Ｏバス４５において
は、全トランザクション中バスが拘束される。例えば、
システムバス２５においては、あるノードが読み取りト
ランザクションを開始してコマンド転送を行なった後
に、そのコマンド転送が向けられるノードがその要求さ
れたデータを直ちに返送できないかもしれない。このと
き、読み取りトランザクションのコマンド転送と返送デ
ータ転送との間でバス２５のサイクルを使用することが
できる。システムバス２５は、他のノードがこれらのサ
イクルを使用できるようにする。

システムバス２５を用いる際には、各々のノードが情報
の転送を実行するために異なった役割を果たすことがで
きる。これらの役割の１つは、現在進行中のトランザク
ションを開始したノードとして定められる「コマンダ」
である。例えば、書き込み又は読み取り動作において
は、コマンダは、書き込み又は読み取り動作を要求した
ノードであり、即ち必ずしもデータを送信又は受信する
ノードではない。システムバス２５の好ましいプロトコ
ルにおいては、トランザクションの幾つかのサイクル中
にたとえ別のノードがシステムバス２５の所有権を得た
としても、そのノードがトランザクション全体にわたっ
てコマンダとして保持される。例えば、１つのノードは
読み取りトランザクションのコマンド転送に応答してデ
ータの転送中にシステムバス２５の制御権を得るが、そ
の１つのノードはバスのコマンダにはならない。そうで
なくては、このノードは「レスポンダ」と称される。

レスポンダは、コマンダに応答する。例えばノードＡか
らノードＢにデータを書き込むためにコマンダが書き込
み動作を開始した場合には、ノードＢがレスポンダとな
る。更に、データ処理システム２０においては、ノード
はコマンダであると同時にレスポンダでもある。

送信器及び受信器は、個々の転送においてノードがとる
べき役割を果たす。「送信器」は、転送中にシステムバ
ス２５に出される情報のソースであるノードとして定め
られる。「受信器」は、転送中にシステムバス２５に出
された情報を受け取るノードとして定められる。例え
ば、読み取りトランザクション中には、コマンダが最初
にコマンド転送中に送信器となり、次いで、戻りデータ
転送中に受信器となる。

システムバス２５に接続されたノードがシステムバス２
５上の送信器になろうとしているときには、そのノード
が、中央アービタ２８とその特定のノードとの間に接続
された２本の要求ラインＣＭＤ ＲＥＱ（コマンド要
求）及びＲＥＳ ＲＥＱ（レスポンダ要求）の一方をア
サートする。コマンダの要求ライン及びレスポンダの要
求ラインは、仲裁信号であると考えられる。第１図に示
されたように、仲裁信号は、中央アービタ２８から各ノ
ードへ送られるポイント／ポイントの条件許可信号と、
多数のバスサイクル転送を実施するためのシステムバス
延長信号と、例えば、メモリのようなノードがシステム
バス２５のトラフィックを保持することが瞬間的にでき
ないときに新たなバストランザクションの開始を制御す
るためのシステムバス抑制信号とを含んでいる。

システムバス２５を構成することのできる他の形式の信
号は、情報転送信号と、応答信号と、制御信号と、コン
ソール／フロントパネル信号と、若干のその他の信号と
を含んでいる。情報転送信号は、データ信号と、現在サ
イクル中にシステムバスにおいて実行されるファンクシ
ョンを表わすファンクション信号と、コマンダを識別す
る識別子信号と、パリティ信号とを備えている。応答信
号は、一般に、データ転送の状態を送信器に知らせるた
めの受信器からのアクノーリッジ即ち確認信号を含んで
いる。

システムバス２５の制御信号は、クロック信号と、低ラ
イン電圧即ち低ＤＣ電圧を識別するような警報信号と、
初期化中に用いられるリセット信号と、ノード欠陥信号
と、アイドルバスサイクル中に使用される欠陥信号と、
エラー信号とを含んでいる。コンソール／フロントパネ
ル信号は、直列データをシステムコンソールに送信した
りそこから受信したりするための信号と、始動中にブー
トプロセッサの特性を制御するためのブート信号と、シ
ステムバス２５上のプロセッサの消去可能なＰＲＯＭを
変更できるようにする信号と、フロントパネルの運転ラ
イト(RUN LIGHT)を制御するための信号と、あるノード
のクロック論理にバッテリ電力を供給するための信号と
を含む。その他の信号は、スペア信号に加えて、各ノー
ドがその識別コードを定めることができるようにする識
別信号を含む。

第２図は、バシアダプタ４１を詳細に示している。バス
アダプタ４１は、各バス上のノードとして機能すること
により、システムバス２５とＩ／Ｏバス４５との間の情
報経路を形成する。バスアダプタ４１のトランザクショ
ンは、システムバス２５又はＩ／Ｏバス４５のいずれか
によって開始することができる。システムバスで開始さ
れるトランザクションは、以下、ＣＰＵトランザクショ
ンと称し、そしてＩ／Ｏバスで開始されるトランザクシ
ョンは、ＤＭＡトランザクションと称する。

バスアダプタ４１は、以下ＩＢＵＳ６４と称する相互接
続バス６４によって相互接続された第１アダプタモジュ
ール６０及び第２アダプラモジュール６２を備えてい
る。ＩＢＵＳ６４は、４本のコマンドラインＩ（３：
０）と、３２本のデータラインＤ（３１：０）と、パリ
ティラインＰ（０）と、４本のアドレスラインＦＡＤＤ
Ｒ（３：０）と、以下で詳細に述べる複数の制御ライン
とを備えている。上記表示法では、括弧内の数字が頭文
字により指示されたバスフィールドの高及び低の終了ビ
ット数を各々表わしている。例えば、Ｄ（３１：０）
は、下位ビット数０から上位ビット３１まで延びる３２
ビットのデータフィールドを表わしている。

物理的には、第１及び第２のアダプタモジュール６０及
び６２は、システムバス２５及びＩ／Ｏバス４５に接続
されたシステム要素を各々含むキャビネットに各々挿入
されるプリント回路カードで構成される。ＩＢＵＳ６４
は、第１及び第２のアダプタモジュール６０及び６２の
一方に各端が接続された４本のケーブルより成る。

第１のアダプタモジュール６０（以下、ＸＢＩＡモジュ
ール６０と称する）は、ＩＢＵＳ６４に接続された第１
の相互接続インターフェイス回路６６と、システムバス
２５に接続される第１のバスインターフェイス回路６８
とを備えている。相互接続インターフェイス回路６６
は、ＩＢＵＳ６４へ信号を送信したりそこから信号を受
信したりするための複数のバストランシーバ回路を備え
ており、これについては詳細に説明する。バスインター
フェイス回路６８は、前記した米国特許出願第０７／０
４４，９５２号に詳細に示されている。

ＸＢＩＡモジュール６０には、大規模集積（ＬＳＩ）ゲ
ートアレイ回路７０を備えており、この回路は、ノード
バス７２によってバスインターフェイス回路６８に接続
されると共に、モジュールデータバス７４及びモジュー
ル制御バス７６によって相互接続インターフェイス回路
６６に接続されている。ゲートアレイ７０は、同期論理
回路７８、ノード制御論理回路８０及びバッファ記憶領
域８２を備えている。バッファ記憶領域８２は、受信レ
ジスタファイル８４と、送信レジスタファイル８６とを
備えている。

以下ＸＢＩＢモジュール６２と称する第２のアダプタモ
ジュール６２は、ＩＢＵＳ６４に接続された第２の相互
接続インターフェイス回路９０と、第２のバスインター
フェイス回路９２とを備えている。相互接続インターフ
ェイス回路９０は、ＩＢＵＳ６４を経て信号を送信及び
受信するための複数のバストランシーバ回路を備えてい
る。第２のバスインターフェイス回路９２は、以下ＢＣ
Ｉバスと称するデータバス９２に接続される。このＢＣ
Ｉバス９４は、レジスタ及び転送回路９６を経て第２の
相互接続インターフェイス回路９０に接続される。ＢＣ
Ｉバス９４は、パリティ、コマンド、対応するパリティ
及びコマンドからバッファされるデータライン、及びＩ
／Ｏバス４５のデータラインを含んでいる。レジスタ及
び転送回路９６は、データバス９４と第２の相互接続イ
ンターフェイス回路９０との間でデータを転送するため
にゲートアレイ内に実施されたバッファデータ路より成
る。

又、ＸＢＩＢモジュール６２は、マスターシーケンサ論
理回路９８と、スレーブシーケンサ論理回路１００とを
備えており、これらは、システムバス２５とＩ／Ｏバス
４５との間でデータを転送するトランザクションを制御
するのに用いられる。マスター及びスレーブシーケンサ
論理回路９８及び１００は、１０２及び１０４で各々示
された制御ＢＣＩラインによってバスインターフェイス
回路９２に接続される。又、マスター及びスレーブシー
ケンサ論理回路９８及び１００は、同期論理回路１０６
に接続され、次いで、この回路は相互接続インターフェ
イス回路９０に接続されている。

バスインターフェイス回路９２は、以下ＢＩＩＣ回路と
称するバスインターフェイス集積回路１０８を含んでい
る。ＢＩＩＣ回路１０８は、本発明の譲受人に譲渡され
たワインＣパーカ及びジョーンＷメイ氏の１９８６年９
月３０日付けの前記米国特許第４，６１４，９０５号及
び米国特許第４，６６１，８８２号に完全に示されてい
る。米国特許第４，６６１，８８２号の記載を参考とし
てここに取り上げる。

又、バスインターフェイス回路９２は、クロック論理回
路１１０を備えている。クロック論理回路１１０は、発
振器と、Ｉ／Ｏバス４５のバスサイクルを制御するクロ
ック信号を発生するための適当な回路とを備えている。
或いは又、Ｉ／Ｏバス４５に接続された別のノードは、
Ｉ／Ｏバス４５を制御するためのマスタークロック信号
を発生することができ、この場合、クロック論理回路１
１０は、Ｉ／Ｏバス４５から受け取ったＩ／Ｏマスター
クロック信号の制御のものとでローカルクロック信号を
導出する。好ましい実施例では、Ｉ／Ｏバスクロック信
号は、Ｉ／Ｏバス４５に２００ｎｓのバスサイクルタイ
ムを確立する。

本発明は、Ｉ／Ｏバス４５を制御するクロック信号から
多相クロック信号を発生するための手段を備えている。
ここに実施するように、多相クロック信号の発生手段
は、ＸＢＩＢクロック発生回路１１２を備え、これは、
Ｉ／Ｏバスクロック信号から４相クロック信号Ｔ０、Ｔ
５０、Ｔ１００及びＴ１５０を発生し、多相クロック信
号の各相は巾が５０ｎｓである。多相クロック信号Ｔ０
−Ｔ１５０は第３Ｂ図に示されている。

バスアダプタ４１の重要な機能は、システムバス２５に
接続されたノードがＩ／Ｏバス４５に取り付けられたノ
ードへデータを転送したりそこからのデータを転送した
りするトランザクションを開始できるようにすると共
に、Ｉ／Ｏバス４５に取り付けられたノードがシステム
バス２５に取り付けられたノードへデータを転送したり
そこからのデータを転送したりするトランザクションを
開始できるようにすることである。各々の場合に、ある
バス上のノードから別のバス上のノードへ或いはそれと
反対にデータを転送し始めるトランザクションは、その
開始したバス上の他の全てのトランザクションと全く同
様に、適当なバスプロトコルを用いて開始される。

バスアダプタ４１の一般的な動作は、第２図を参照して
以下に説明する。システムバス２５に接続されたノード
との間でデータをやり取りするためにＩ／Ｏバス４５に
おいて開始されたトランザクションにより、コマンド／
アドレス情報はＢＩＩＣ１０８によって受け取られて、
ＢＩＣバス９４を経てデータ路レジスタ及び転送回路９
６に転送される。ライン１０４の制御ラインＢＣＩ Ｃ
ＬＩ（第１３図）は、Ｉ／Ｏバス４５上でトランザクシ
ョンを行なえることを指示するためにＢＩＩＣ１０８に
よってアサートされる。

ＸＢＩＡモジュール６０からの適当な状態信号がアサー
トされた場合には（以下で詳細に述べるように）相互接
続インターフェイス回路９０がコマンド／アドレス情報
をＩＢＵＳ６４を経てそして相互接続インターフェイス
回路６６を経て書き込んでバッファ記憶領域８２のレジ
スタファイル８６に記憶するようにＩＢＵＳ６４を経て
トランザクションが開始される。

ＩＢＵＳ６４を経て開始されるトランザクションは、所
定量のデータをＸＢＩＢモジュール６２からＸＢＩＡモ
ジュール６０へ送信することを必要とする。例えば、Ｉ
／Ｏバス４５に接続されたノードが４つのデータワード
をシステムバス２５に接続されたノードに書き込もうと
する場合には、ＸＢＩＢモジュール６２からＸＢＩＡモ
ジュール６０へ全部で５つのワード（即ち、コマンド／
アドレスワードと、４つのデータワード）を送信しなけ
ればならない。Ｉ／Ｏバス４５で開始されたトランザク
ションは、ＸＢＩＡモジュール６０からシステムバス２
５への情報転送を必要とするＤＭＡトランザクションを
構成するので、適当なコマンド／アドレス及びデータワ
ードが一度に１ワードづつ転送され、どのＤＭＡバッフ
ァがフリーであるかに基づいて、レジスタファイル８６
のＤＭＡ−Ａ又はＤＭＡ−Ｂバッファのいずれかに書き
込まれる。４つのデータワードのうちの最後のワードが
転送されると、ＸＢＩＢモジュール６２はＸＢＩＡモジ
ュール６０へ制御信号を発生し（以下で詳細に述べるよ
うに）、ＸＢＩＡモジュール６０の制御論理回路８０が
システムバス２５上のバスインターフェイス回路６８を
経てコマンド／アドレス及びデータワードを送信する書
き込みトランザクションを開始するようにさせる。

Ｉ／Ｏバス４５に取り付けられたノードがシステムバス
２５に取り付けられたノードに記憶されたデータを読み
取ろうとする場合には、そのノードがＩ／Ｏバス４５に
おいてＤＭＡ ＲＥＡＤトランザクションを開始し、こ
れは、単一のコマンド／アドレスワードをＩ／Ｏバス４
５からＸＢＩＢモジュール６２及びＸＢＩＡモジュール
６０を経てシステムバス２５へ転送してシステムバス２
５上の適当なノードへ供給することにより成る。Ｉ／Ｏ
バス４５は非保留バスであり、一方、システムバス２５
は保留バスであるから、Ｉ／Ｏバス４５は、要求された
データが指定のシステムバスノードからシステムバス２
５、ＸＢＩＡモジュール６０、ＩＢＵＳ６４及びＸＢＩ
Ｂモジュール６２を経てＩ／Ｏバス４５へ転送されると
きまで拘束される。

一方、システムバス２５は保留バスであり、これは、読
み取りトランザクションにおいて指定されたノードが所
望のデータを得ている間にシステムバス２５を介して他
のトランザクションを実行できることを意味する。ノー
ドがシステムバス２５からＩ／Ｏバス４５上の要求を発
しているノードへデータを返送する準備ができたときに
は、このようなノードは、前記米国特許第０７／０４
４，９５２号に詳細に述べられたようにシステムバス２
５において応答トランザクションを開始し、ＸＢＩＡモ
ジュール６０の受信レジスタファイル８４のＤＭＡ受信
バッファに適当なデータを記憶させる。制御論理回路８
０は、適当な制御信号をＩＢＵＳ６４を経てＸＢＩＢモ
ジュール６２にアサートさせる。スレーブシーケンサ１
００は、第２の相互接続インターフェイス回路９０、Ｉ
ＢＵＳ６４および第１の相互接続インターフェイス回路
６６を経て適当な制御信号を供給し、Ｉ／Ｏバス４５に
適合するフォーマットに変換されてＤＭＡ受信レジスタ
ファイル８４に記憶されているデータをＩＢＵＳ６４を
経てデータ路レジスタ及び転送回路９６に読み込み、バ
スインターフェイス回路９２を経てＩ／Ｏバス４５に送
信するようにする。

第３Ａ図及び第３Ｂ図は、ＸＢＩＡモジュール６０及び
ＸＢＩＢモジュール６２によって各々発生されたクロッ
ク信号を示している。第３Ａ図から明らかなように、Ｘ
ＢＩＡモジュール６０は、各々１０．７ｎｓ周期を有す
る６つのクロック信号相を発生する。これらの相は、シ
ステムバス２５によって搬送されてシステムバス２５に
対する６４ｎｓのサイクルタイムを確立するマスターク
ロック信号から導出される。同様に、第３Ｂ図は、５０
ｎｓの周期を各々有する４つのクロック信号相を示して
いる。第３Ｂ図に示された相は、Ｉ／Ｏバス４５によっ
て搬送されてＩ／Ｏバス４５の２００ｎｓのサイクルタ
イムを確立するマスタークロック信号から導出される。

第４図は、ＩＢＵＳ６４を構成する信号を示している。
図示されたように、ＩＢＵＳ６４は、Ｉ（３：０）、Ｄ
（３１：０）およびＰ（０）によって表わされた複数の
データ信号を有するデータ路を備えている。又、相互接
続バス６４は、データ信号の制御に関連した複数の第１
制御信号を有する第１制御路を備えている。好ましい実
施例においては、第１制御信号が第４図で１３０で示さ
れている。ＩＢＵＳ６４は、更に、データ路の制御に関
連しない複数の第２制御信号を有する第２制御路も備え
ている。好ましい実施例では、第２制御信号が第４図に
１３２で示されている。ＩＢＵＳ６４を構成する信号
は、以下で詳細に説明する。

ＩＢＵＳ両方向性信号 ＊ IB D(31:00) (IBUS Data Field)− ＩＢ Ｄ（３１：０）フィールドは、レジスタファイル
８４及び８６とアドレス及びデータをやり取りするのに
用いられる。フィールドは、ＢＩＩＣ１０８のＢＣＩ
Ｄ（３１：０）フィールドに直接マップされる。

このフィールドは、レジスタファイル８４及び８６の内
容がモジュール６２の制御のもとで読み取られるか又は
書き込まれるたきに２００ｎｓ間アサートされる。

＊ IB I(3:0) (IBUS Instruction Field)− ＩＢ Ｉ（３：０）フィールドは、コマンド、読み取り
状態コード及び書き込みマスクをレジスタファイル８４
及び８６とやり取りするのに用いられる。このフィール
ドは、ＢＩＩＣ１０８のＢＣＩ Ｉ（３：０）フィール
ドに直接マップされる。

このフィールドは、レジスタファイル８４及び８６の内
容がモジュール６２の制御のもとで読み取られるか又は
書き込まれるときに２００ｎｓ間アサートされる。

＊ IB P0(IBUS Parity)− ＩＢ Ｐ（０）は、ＩＢ Ｄ（３１：０）及びＩＢ Ｉ
（３：０）フィールドのパリティビットである。このビ
ットは、ＢＩＩＣ９２のＢＣＩパリティビットに直接マ
ップされる。パリティは奇数である。

このフィールドは、レジスタファイル８４及び８６の内
容がＸＢＩＢモジュールの制御のもとで読み取られたり
書き込まれたりするときに２００ｎｓ間アサートされ
る。

ＸＢＩＢからＸＢＩＡへの制御信号 ＊ IM FADDR(3:0)L (Reg File Address Field)− ＩＭ ＦＡＤＤＲ（３：０） Ｌフィールドは、レジス
タファイル８４及び８６の１６個の考えられる位置の１
つをアドレスするためにＸＢＩＢモジュールによって使
用される（ＩＢＵＳ側から見たとき）。

このフィールドは、レジスタファイル８４及び８６の内
容がＸＢＩＢモジュールの制御のもとで読み取られるか
又は書き込まれたときに２００ｎｓ間アサートされる。

＊ IM FILE LOAD STROBE L− ＩＭ ＦＩＬＥ ＬＯＡＤ ＳＴＲＯＢＥ Ｌは、ＩＢ
Ｄ（３１：０）、ＩＢ Ｉ（３：０）及びＩＢ Ｐ０に
現在アサートされたデータを、アドレスラインＩＭ Ｆ
ＡＤＤＲ（３：０） Ｌによって指定されたアドレスに
おいてレジスタファイル８６にロードするようにする。

ＸＢＩＢモジュールは、ＩＢ Ｄ（３１：０）、ＩＢ
Ｉ（３：０）、ＩＢ Ｐ０及びＩＭ ＦＡＤＤＲ（３：
０） Ｌをアサートした５０ｎｓ後にＩＭ ＦＩＬＥ
ＬＯＡＤ ＳＴＲＯＢＥ Ｌをアサートする。又、ＸＢ
ＩＢモジュールは、ＩＢ Ｄ（３１：０）、ＩＢ Ｉ
（３：０）、ＩＢ Ｐ０及びＩＭ ＦＡＤＤＲ（３：
０） Ｌをデアサートする５０ｎｓ前にＩＭ ＦＩＬＥ
ＬＯＡＤ ＳＴＲＯＢＥ Ｌをデアサートする。

＊ IM FILE READ ENABLE L− ＩＭ ＦＩＬＥ ＲＥＡＤ ＥＮＡＢＬＥ Ｌは、アサ
ートされると、アドレスラインＩＭ ＦＡＤＤＲ（３：
０） Ｌによって指定されたアドレスにおいてレジスタ
ファイル８４に含まれた内容をＩＢＵＳのＩＢ Ｄ（３
１：０）、ＩＢ Ｉ（３：０）及びＩＢ Ｐ０にアサー
トさせる。

ＸＢＩＢモジュールは、レジスタファイル内の位置の内
容を読み取るときに少なくとも２００ｎｓ間はＩＭ Ｆ
ＩＬＥ ＲＥＡＤ ＥＮＡＢＬＥ Ｌをアサートする。

＊ IM DMA READ CMD L− ＩＭ ＤＭＡ ＲＥＡＤ ＣＭＤ Ｌは、ＸＢＩＢがＩ
／Ｏバスコマンド／アドレスデータをロードする時間中
にＸＢＩＡがＩＢＵＳパリティエラーを検出したときに
Ｉ／ＯバスからシステムバスへのＤＭＡ読み取りトラン
ザクションが進行中であるかどうかを決定するためにＸ
ＢＩＡによって使用される。この情報は、システムバス
２５にシステムクラッシュトランザクションを発生する
必要があるかどうかを決定するためにＸＢＩＡによって
使用される。この信号がアサートされ、ＩＢＵＳパリテ
ィエラーがＸＢＩＡによって検出され、ＸＢＩＡ６０が
ラインＩ（３：０）の読み取りコマンドをデコードする
場合に、ＸＢＩＡがこのトランザクションを中止し、Ｉ
Ｒ ＲＥＡＤ ＤＡＴＡ ＦＡＵＬＴ ＬをＸＢＩＢへ
発生する。

＊ IM CPU XACTION DONE L− ＩＭ ＣＰＵ ＸＡＣＴＩＯＮ ＤＯＮＥ Ｌは、ＣＰ
ＵコマンドがＸＢＩＢモジュールによって処理されてい
て、ＣＰＵトランザクションをこれでＸＢＩＡモジュー
ルによって完了できることを指示する。

ＸＢＩＢモジュールは、ＩＢＵＳインターフェイスを介
してＣＰＵコマンドの処理を完了したときに２００ｎｓ
間ＩＭ ＣＰＵ ＸＡＣＴＩＯＮ ＤＯＮＥ Ｌをアサ
ートする。コマンドが書き込みであった場合には（付加
的な転送を完了する必要がない）、ＸＢＩＡモジュール
は、ＣＰＵバッファを更に別のトランザクションに解放
する。コマンドが読み取りであった場合には（データを
コマンダに戻すために付加的な転送を必要とする）、Ｘ
ＢＩＡが戻りデータ転送を完了し、次いで、ＣＰＵバッ
ファを更に別のトランザクションに解放する。

＊ IM CPU LOC RESPONSE L− ＩＭ ＣＰＵ ＬＯＣ ＲＥＳＰＯＮＳＥ Ｌは、Ｉ／
Ｏバスに発生されたＩＮＴＥＲＬＯＣＫＥＤ ＲＥＡＤ
ＣＰＵコマンドを、リソースがＩ／Ｏバスにロックさ
れているために完了できないことを指示する。

ＸＢＩＢモジュールは、Ｉ／Ｏバス上のリソースがロッ
クされたために要求されたトランザクションを完了でき
ないときに、ＩＭ ＣＰＵ ＬＯＣ ＲＥＳＰＯＮＳＥ
ＬをＩＭ ＣＰＵ ＸＡＣＴＩＯＮ ＤＯＮＥ Ｌと
共に２００ｎｓ間アサートする。ＸＢＩＡモジュール
は、ＣＰＵバッファを更に別のトランザクションに解放
し、ＬＯＣ応答をシステムバスに発生する。

＊ IM DMAA BUF LOADED L− ＩＭ ＤＭＡＡ ＢＵＦ ＬＯＡＤＥＤ Ｌは、ＸＢＩ
ＢモジュールがＩＢＵＳを経てＤＭＡ−Ａバッファにコ
マンド／データ（もし適用できれば）をロードしたこと
を指示する。ＸＢＩＢモジュールは、ＩＭ ＤＭＡＡ
ＢＵＦ ＬＯＡＤＥＤＬを２００ｎｓ間アサートする。
ＸＢＩＡモジュールがＩＭ ＤＭＡＡ ＢＵＦ ＬＯＡ
ＤＥＤ Ｌをアサートすると、システムバス２５を経て
トランザクションを処理する。

ＤＭＡトランザクションが書き込みであった場合には、
状態がＸＢＩＢに返送されず、トランザクションはＸＢ
ＩＡによって完了される。

ＤＭＡトランザクションが読み取りであった場合には
（即ち、ＩＲ ＲＥＡＤ ＤＡＴＡ ＡＶＡＩＬ Ｌ、
ＩＲ ＤＭＡ ＬＯＣ ＲＥＳＰＯＮＳＥ Ｌ、ＩＲ
ＲＥＡＤ ＤＡＴＡ ＦＡＵＬＴ Ｌ）、読み取り状態
がＸＢＩＢモジュールへ返送される。

＊ IM DMAB BUF LOADED L− ＩＭ ＤＭＡＢ ＢＵＦ ＬＯＡＤＥＤ Ｌは、ＸＢＩ
Ｂモジュールがコマンド／データ（もし適用できれば）
をＩＢＵＳを経てＤＭＡ−Ｂバッファにロードしたこと
を指示する。ＸＢＩＢモジュールは、ＩＭ ＤＭＡＢ
ＢＵＦ ＬＯＡＤＥＤＬを２００ｎｓ間アサートする。
ＸＢＩＡモジュールは、ＩＭＤＭＡＢ ＢＵＦ ＬＯＡ
ＤＥＤ Ｌを感知すると、バスアダプタインターフェイ
ス６８を経てトランザクションを処理する。

ＤＭＡトランザクションが書き込みであった場合には、
状態がＸＢＩＢに返送されず、トランザクションはＸＢ
ＩＡによって完了される。

ＤＭＡトランザクションが読み取りであった場合には、
読み取り状態がＸＢＩＢモジュールに返送される（即
ち、ＩＲ ＲＥＡＤ ＤＡＴＡ ＡＶＡＩＬ Ｌ、ＩＲ
ＤＭＡ ＬＯＣ ＲＥＳＰＯＮＳＥ Ｌ、ＩＲ ＲＥ
ＡＤ ＤＡＴＡ ＦＡＵＬＴ Ｌ）。

＊ IM CLR READ STATUS L− ＸＢＩＢモジュールは、ＤＭＡ読み取り状態情報の処理
を完了し、従ってＸＢＩＡモジュールのＤＭＡ読み取り
状態フラグをクリアしようとしたときに、ＩＭ ＣＬＲ
ＲＥＡＤ ＳＴＡＴＵＳ Ｌを２００ｎｓ間アサート
する。

ＸＢＩＢモジュールによりＩＭ ＣＬＲ ＲＥＡＤ Ｓ
ＴＡＴＵＳ Ｌをアサートすると、ＸＢＩＡモジュール
がＩＲ ＲＥＡＤ ＤＡＴＥ ＦＡＬＴ Ｌ、ＩＲ Ｄ
ＭＡ ＬＯＣ ＲＥＳＰＯＮＳＥ Ｌ及びＩＲ ＲＥＡ
Ｄ ＤＡＴＡ ＡＶＡＩＬ Ｌをクリアさせる。

＊ IM XACTION FAULT L− ＸＢＩＢモジュールは、ＣＰＵトランザクションのエラ
ーを検出すると、ＩＭ ＸＡＣＴＩＯＮ ＦＡＵＬＴ
ＬをＩＭ ＣＰＵ ＸＡＣＴＩＯＮ ＤＯＮＥ Ｌと共
に２００ｎｓ間アサートする。「ＣＰＵ ＲＥＡＤ Ｃ
ＭＤ」フラグに対応するＸＢＩＡがセットされると、Ｘ
ＢＩＡはＸＭＩに対するＲＥＲ応答を発生する。ＸＢＩ
Ａの「ＣＰＵ ＲＥＡＤ ＣＭＤ」フラグがセットされ
ない場合には、ＸＢＩＡがトランザクションを終了し、
形式フィールドにセットされたＭＥＭ ＷＲＩＴＥＥＲ
ＲＯＲでＩＶＩＮＴＲトランザクションを発生する。

ＸＢＩＢモジュールは、ＤＭＡトランザクションのエラ
ーを検出すると、ＩＭ ＸＡＣＴＩＯＮ ＦＡＵＬＴ
ＬをＩＭＤＭＡＡ ＢＵＦ ＬＯＡＤＥＤ Ｌ又はＩＭ
ＤＭＡＢ ＢＵＦ ＬＯＡＤＥＤ Ｌと共に２００ｎ
ｓ間アサートする。ＸＢＩＡは、それに応答して、その
ＤＭＡバッファのロード中に検出したエラーを無視し、
保留中のトランザクションを中断し、ＤＭＡバッファを
次のトランザクションに解放する。

＊ IM CLR INTR L− ＸＢＩＢは、ＩＲ ＸＢＩＡ ＥＲＲ ＢＩＴ ＳＥＴ
ＬがアサートされたときにＩＭ ＣＬＲ ＩＮＴＲ
Ｌを２００ｎｓ間アサートし、ＸＢＩＢは、ビット１９
がセットされたＩＤＥＮＴ ＬＥＶＥＬフィールドと共
にシステムバスＩＤＥＮＴコマンドをデコードする。

ＸＢＩＡモジュールは、ＩＭ ＣＬＲ ＩＮＴＲ Ｌを
受け取ると、２００ｎｓ以内にＩＲ ＸＢＩＡ ＥＲＲ
ＢＩＴＳＥＴ Ｌのアサートをクリアする。

＊ IM BI BAD L− ＩＭ ＢＩ ＢＡＤ Ｌは、Ｉ／Ｏバス上のノード欠陥
に応答するために使用される。これは、Ｉ／Ｏバスから
の「ＢＩＢＡＤ Ｌ」から直接マップされる。

ＢＩ ＢＡＤ Ｌがアサートされると、ＸＭＩ ＢＡＤ
Ｌがアサートされる。

＊ IM XBIB POWER OK(3:0)H− ＩＭ ＸＢＩＢ ＰＯＷＥＲ ＯＫ（３：０） Ｈは、
ＸＢＩＢモジュールが始動されそしてＩＢＵＳプロトコ
ルによってコマンド／データに正しく応答できるはずで
あることをＸＢＩＡモジュールに指示する。

又、４本のＩＢＵＳケーブル全部がそれらの正しいスロ
ットに差し込まれたことをＸＢＩＡモジュールに指示す
る。各ケーブルは、独特のＩＭ ＸＢＩＢ ＰＯＷＥＲ
ＯＫ Ｈ信号を有する。この信号は、各ケーブルの別
々のピン位置に出力される。これら４つの信号がＸＢＩ
Ａにおいてアンドされると、ケーブルがＸＢＩＡ及びＸ
ＢＩＢの両方に差し込まれたことと、それらが両方のモ
ジュールの適切な位置に差し込まれたこととを指示する
ＸＢＩＡレジスタのビットがアサートされる。

＊ IM BUF BI RESET L− ＩＭ ＢＵＦ ＢＩ ＲＥＳＥＴ Ｌは、Ｉ／Ｏバスか
ら発したＢＩ ＲＥＳＥＴ Ｌのバッファされたもので
ある。これがアサートされると、ＸＢＩＡモジュール
は、ＩＭ ＸＢＩＢ ＰＯＷＥＲ ＯＫ（３：０） Ｈ
もアサートされた場合に、システムバスにＸＭＩ ＲＥ
ＳＥＴ Ｌをアサートしなければならない。

＊ IM BI AC LO L− ＩＭ ＡＣ ＢＩ ＬＯ Ｌは、Ｉ／Ｏバスから発した
ＢＩ ＡＣ ＬＯ Ｌのバッファされたものである。こ
れがアサートされると、ＸＢＩＡモジュールは、「ＸＢ
ＩＡエラーサマリーレジスタ」のＢＣＩ ＡＣ ＬＯ状
態ビットをセットし、ＩＶＩＮＴＲ（システム電源故
障）をシステムバスに発生する。

ＸＢＩＡからＸＢＩＢへの制御信号 ＊ IR DMAA BUF AVAIL L− ＩＲ ＤＭＡＡ ＢＵＦ ＡＶＡＩＬ Ｌは、ＸＢＩＡ
ファイル８６のＤＭＡ−ＡバッファがＸＢＩＢモジュー
ルによりコマンド及びデータ（もし適用できれば）をロ
ードするのに使用することを指示する。

ＸＢＩＡモジュールは、第１のバス相互接続インターフ
ェイス６８を経てＤＭＡ−Ａバッファの保留中のコマン
ド／データの処理を完了したときに、ＩＭ ＤＭＡＡ
ＢＵＦ ＡＶＡＩＬ Ｌをアサートし、ＤＭＡ−Ａバッ
ファが使用できることをＸＢＩＢモジュールに指示す
る。

ＸＢＩＡモジュールは、ＩＭ ＤＭＡＡ ＢＵＦ ＬＯ
ＡＤＥＤ ＬがＸＢＩＢモジュールによってアサートさ
れたときにＩＲ ＤＭＡＡ ＢＵＦ ＡＶＡＩＬ Ｌを
デアサートし、新たなコマンド／データがＸＢＩＢモジ
ュールによってＤＭＡ−Ａバッファにロードされたこと
を指示する。

＊ IR DMAB BUF AVAIL L− ＩＲ ＤＭＡＢ ＢＵＦ ＡＶＡＩＬ Ｌは、ＸＢＩＡ
ファイル８６のＤＭＡ−ＢバッファがＸＢＩＢモジュー
ルによりコマンド及びデータ（もし適用できれば）をロ
ードするのに使用することを指示する。

ＸＢＩＡモジュールは、バスアダプタインターフェイス
６８を経てＤＭＡＢバッファの保留中のコマンド／デー
タの処理を完了したときにＩＭ ＤＭＡＢ ＢＵＦ Ａ
ＶＡＩＬ Ｌをアサートして、ＤＭＡＢバッファが使用
できることをＸＢＩＢモジュールに指示する。

ＸＢＩＡモジュールは、ＩＭ ＤＭＡＢ ＢＵＦ ＬＯ
ＡＤＥＤ ＬがＸＢＩＢモジュールによってアサートさ
れたときにＩＲ ＤＭＡＢ ＢＵＦ ＡＶＡＩＬ Ｌを
デアサートして、新たなコマンド／データがＸＢＩＢモ
ジュールによってＤＭＡ−Ｂバッファにロードされたこ
とを指示する。

＊ IR CPU BUF LOADED L− ＩＲ ＣＰＵ ＢＵＦ ＬＯＡＤＥＤ Ｌは、ＣＰＵコ
マンドがバスアダプタインターフェイス６８からＸＢＩ
Ａファイル８４のＣＰＵバッファにロードされて、ＸＢ
ＩＢモジュールによって処理される準備ができたことを
指示する。

ＩＲ ＣＰＵ ＢＵＦ ＬＯＡＤＥＤ Ｌは、ＸＢＩＢ
モジュールからのＩＭ ＣＰＵ ＸＡＣＴＩＯＮ ＤＯ
ＮＥ Ｌ又はＩＭ ＣＰＵ ＸＡＣＴＩＯＮ ＤＯＮＥ
Ｌ及びＩＭ ＸＡＣＴＩＯＮ ＦＡＵＬＴ Ｌを検出
したときに、ＸＢＩＡモジュールによってデアサートさ
れる。

＊ IR XMI ERR BIT SEL L− ＩＲ ＸＭＩ ＥＲＲ ＢＩＴ ＳＥＬ Ｌは、ＸＢＩ
Ａの特定のエラーレジスタの１つにエラービットがセッ
トされたことを指示する。この状態ビットは、ＸＢＩＢ
モジュールがベクター命令（ＩＮＴＲ）コマンドをシス
テムバス２５へ開始するようにさせる。

＊ IR READ DATA AVAIL L− ＩＲ ＲＥＡＤ ＤＡＴＡ ＡＶＡＩＬ Ｌは、既に開
始されたＤＭＡ読み取りトランザクションのデータがＸ
ＢＩＡファイル８４のＤＭＡ−Ａ／Ｂ受信バッファに得
られ、ＸＢＩＢモジュールによって読み取られることを
指示する。

ＩＲ ＲＥＡＤ ＤＡＴＡ ＡＶＡＩＬ Ｌは、ＸＢＩ
ＡファイルのＤＭＡ−Ａ／Ｂ受信バッファにＸＭＩＴイ
ンターフェイス６８からのデータをロードしたときにＸ
ＢＩＡモジュールによってアサートされる。

ＩＲ ＲＥＡＤ ＤＡＴＡ ＡＶＡＩＬ Ｌは、ＸＢＩ
ＢモジュールがＩＭ ＣＬＲ ＲＥＡＤ ＳＴＡＴＵＳ
Ｌをアサートしたときに、このモジュールにより「直
接クリア入力」を経てラッチ／フリップへデアサートさ
れる。

＊ IR READ DATA FAULT L− ＩＲ ＲＥＡＤ ＤＡＴＡ ＦＡＵＬＴ Ｌは、既に開
始されたＤＭＡ読み取りトランザクションが第１の相互
接続モジュール６０における回復不能な欠陥によって失
敗に終ったことを指示する。

ＩＲ ＲＥＡＤ ＤＡＴＡ ＦＡＵＬＴ Ｌは、ＸＢＩ
Ａモジュールが次のエラーの１つを検出したときにこの
モジュールによってアサートされる。

○ ＸＭＩファンクションフィールドにおいてデコード
されたＲＥＲ応答。

○ ＸＭＩファンクションフィールドにおいて検出され
た読み取りシーケンスエラー。

○ システムバス２５の時間切れ。

ＩＲ ＲＥＡＤ ＤＡＴＡ ＦＡＵＬＴ Ｌは、ＸＢＩ
ＢモジュールがＩＭ ＣＬＲ ＲＥＡＤ ＳＴＡＴＵＳ
Ｌをアサートするときにこのモジュールにより「直接
クリア入力」を介してラッチ／フリップへデアサートさ
れる。

＊ IR DMA LOC RESPONSE L− ＩＲ ＤＭＡ ＬＯＣ ＲＥＳＰＯＮＳＥ Ｌは、既に
開始されたＤＭＡ読み取りトランザクションが「ロック
された応答（ＬＯＣ）」を第１バス相互接続インターフ
ェイス６８に返送したことを指示する。

ＩＲ ＤＭＡ ＬＯＣ ＲＥＳＰＯＮＳＥ Ｌは、ＤＭ
Ａ読み取り返送データのＸＭＩファンクションフィール
ドにおいてＬＯＣ応答が検出された場合に、ＸＢＩＡモ
ジュールによってアサートされる。

ＩＲ ＤＭＡ ＬＯＣ ＲＥＳＰＯＮＳＥ Ｌは、ＸＢ
ＩＢモジュールがＩＭ ＣＬＲ ＲＥＡＤ ＳＴＡＴＵ
Ｓ Ｌをアサートしたときに、このモジュールにより
「直接クリア入力」を経てラッチ／フリップにデアサー
トされる。

＊ IR ADAPTER RESET L− ＩＲ ＡＤＡＰＴＥＲ ＲＥＳＥＴ Ｌは、ＸＢＩＡの
ＸＭＩ ＢＥＲレジスタの（ノードリセット）をアサー
トすることによって発生される。この信号をアサートす
ると、Ｉ／Ｏバス４５において電源故障シーケンスが開
始される。

＊ IR XMI AC LO H− ＩＲ ＸＭＩ ＡＣ ＬＯ Ｈは、システムバス２５か
ら発生される。これがアサートされると、ＸＢＩＢモジ
ュールはＩ／Ｏバス４５にＢＩ ＤＣ ＬＯをアサート
しなければならない。

＊ IR XMI DC LO H− ＩＲ ＸＭＩ ＤＣ ＬＯ Ｈは、ＸＭＩシステムバス
２５から発生される。これがアサートされると、ＸＢＩ
Ｂモジュールは、Ｉ／Ｏバス４５にＢＩ ＤＣ ＬＯを
アサートしなければならない。

＊ IR XMI RESET L− ＩＲ ＸＭＩ ＲＥＳＥＴ Ｌは、システムバス２５か
ら発生される。

前記したように、Ｉ／Ｏバス４５の低速のバスサイクル
タイムに基づいて動作する回路へ送信するためにシステ
ムバス２５の比較的速いバスサイクルタイムに基づいて
制御信号を発生しようと試みるときに問題が生じる。本
発明は、公知技術の問題を第５図に明確に示したように
克服する。

本発明は、第１インターフェイス回路に接続されてい
て、第１グループの第１制御信号を発生するための信号
発生手段を備えており、これら第１グループの第１制御
信号の各々は、無限のアサーション巾を有する状態信号
を構成し、上記信号発生手段は、これら状態信号に対し
てアサートのみの機能を有している。ここに実施するよ
うに、信号発生手段は、第５図に示す制御論理回路８０
と、同期論理回路７８とを備えている。

第５図を参照すれば、ゲートアレイ７０の制御論理回路
８０から発する制御信号１５２は、その巾が６４ｎｓで
あり、即ちこれはＩ／Ｏバス２５のサイクルタイムであ
る。この信号１５２は、同期論理回路７８の二重ランク
同期装置として働くフリップ−フロップ１５８及び１６
０の各リセット端子１５４及び１５６に供給される。こ
れにより、同期装置のフリップ−フロップ１５８及び１
６０がリセットされる。フリップ−フロップ１５８の出
力１６２は、フリップ−フロップ１５８がリセットされ
たときにデアサートされる。フリップ−フロップ１５８
のデアサートされた出力１６２は、インバータ１６４及
び反転ドライバ１６６を経て供給されて、ＩＢＵＳ６４
に状態信号１６８（低レベルでアサート）を形成する。
従って、制御信号１５２は、無限のアサート時間を有す
るアサート状態の状態信号１６８、ＡＶＡＩＬ Ｌ、に
変換される。この状態信号１６８は、ＩＢＵＳ６４上の
ＸＢＩＡモジュール６０によって受け取られたＬＯＡＤ
ＥＤ Ｌ信号のみに応答してデアサートされる。

信号１６８、ＡＶＡＩＬ Ｌ、は、反転バス受信回路１
７０を経て、フリップ−フロップ１７４及び１７６で構
成された二重ランク同期装置１７２の入力に供給され
る。フリップ−フロップ１７４は、Ｉ／Ｏバス４５を制
御するクロック信号から導出された多相クロック信号の
１つの相によってクロックされる。フリップ−フロップ
１７４の出力１７８は、フリップ−フロップ１７６の入
力に供給される。フリップ−フロップ１７６の出力信号
１８０はクロック端子によってクロックされ、この端子
は、Ｉ／Ｏバス４５を制御するクロック信号から導出さ
れた多相クロック信号の第２相が供給される。フリップ
−フロップ１７６の出力１８０は、二重ランク同期装置
１７２の同期作用により、状態信号１６８の論理レベル
ＡＶＡＩＬ Ｌに確実に確立される。従って、比較的速
いシステムバス２５のクロック信号から導出された制御
信号１５２は、比較的低速のＩ／Ｏバス４５から導出さ
れたクロック信号に対して同期作動される回路１００に
よって用いるように正確に且つ確実に捕らえられる。

回路１００は、出力１８０からの同期した状態信号を検
出した際に、例えば、２００ｎｓ（Ｉ／Ｏバス４５のバ
スサイクルタイム）の一定巾を有する制御信号１８２を
発生する。本発明は、相互接続バスを経て制御手段に接
続されていて第２グループの第１制御信号に応答して状
態信号をデアサートするためのデアサート手段を備えて
いる。ここに実施するように、デアサート手段は、バス
受信回路１８６と、２入力のオアゲート１８８とを備え
ている。

制御信号１８２は、ドライバ回路１８４を経、ＩＢＵＳ
６４を経、受信回路１８６を経て、オアゲート１８８に
供給される。オアゲート１８８の出力は、二重ランク同
期装置１５０のフリップ−フロップ１６０の入力に供給
される。フリップ−フロップ２０６のクロック端子１９
２には、システムバス２５を制御する例えば６４ｎｓの
高速クロック信号から導出された多相クロック信号の１
つの相が供給される。フリップ−フロップ１６０の出力
１９０はフリップ−フロップ１５８の入力に送られ、そ
のクロック端子１９４には、システムバス２５を制御す
る高速クロック信号から導出された多相クロック信号の
第２の相が供給される。出力信号１６２はオアゲート１
８８の入力端子にフィードバックされ、これにより、同
期装置１５０のフリップ−フロップ１５８及び１６０が
それらのクロック入力端子１９２及び１９４によってリ
セットされないようにする。フリップ−フロップ１５８
の出力１６２は、システムバス２５から導出されたクロ
ック信号に対して同期して作動される回路８０によって
用いるように、制御信号１８２、ＬＯＡＤＥＤ Ｌ、の
アサート論理状態に確実に確立される。従って、比較的
低速のＩ／Ｏバス４５のクロック信号から導出された制
御信号１８２は、比較的高速のシステムバス２５から導
出されたクロック信号に対して同期して作動される回路
８０によって用いるように、正確に且つ確実に捕らえら
れる。制御論理回路８０は、次いで、システムバス２５
上のＡＶＡＩＬ及びＬＯＡＤＥＤ信号に関連したバッフ
ァにデータを送信するためにシステムバス２５において
トランザクションを開始する。

フリップ−フロップ１５８のアサートされた出力１６２
は、インバータ１６４及び反転ドライバ１６６を経てＩ
ＢＵＳ６４に供給される。従って、制御信号１５２は、
状態信号１６８、ＡＶＡＩＬのデアサート状態に変換さ
れる。

スレーブシーケンサ論理回路１００は、アダプタモジュ
ール６０と６２との間の全ての転送を制御する。従っ
て、スレーブシーケンサ論理回路１００は、第１バスと
第２バスとの間のデータ転送を制御すると共に第２グル
ープの第１制御信号を発生するための制御手段を構成
し、上記第２グループの第１制御信号の各々は、一定の
巾を有しており、そして上記信号発生手段は、上記制御
信号に対してアサート及びデアサート機能を有してい
る。二重ランクの同期装置１７２は、相互接続バスを経
て信号発生手段に接続された同期手段であって、第２の
クロック信号に基づいて状態信号を制御手段へ通すよう
な同期手段を構成する。

第４図に１３０で示されていてＸＢＩＡモジュール６０
からＸＢＩＢモジュール６２へ伝播する信号は、第５図
の信号１６８と同様に作用し、第１グループの第１制御
信号を構成する。第４図に１３０で示されていてＸＢＩ
Ｂモジュール６２からＸＢＩＡモジュール６０へと伝播
する信号は、第５図の信号１８２と同様に作用して、第
２グループの第１制御信号を構成する。

例えば、レジスタファイル８６のバッファがデータの受
け取りに使用できるときには、ＢＵＦＦＥＲ ＡＶＡＩ
ＬＡＢＬＥ信号が発生されて、ＩＢＵＳ６４を経て供給
される。次いで、データは、ＸＢＩＢモジュール６２か
ら、ＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ信号に関連した
レジスタファイルへ書き込まれる。実行されているトラ
ンザクションの形式によって決定される全ての必要なデ
ータがバッファに書き込まれると、ＸＢＩＢモジュール
６２は、Ｉ／Ｏバス４５のサイクルタイムに等しいアサ
ート時間巾を有するＢＵＦＦＥＲ ＬＯＡＤＥＤ信号を
発生する。

従って、本発明は、バッファがデータを受け取りできる
ときにＩＢＵＳにＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ信
号をアサートし、ＩＢＵＳ６４を経て受け取ったＢＵＦ
ＦＥＲ ＬＯＡＤＥＤ信号のみに応答してＢＵＦＦＥＲ
ＬＯＡＤＥＤ信号をデアサートし、そしてＢＵＦＦＥ
Ｒ ＬＯＡＤＥＤ信号に応答してバッファからシステム
バス２５へバスインターフェイス回路６８を作動させる
ための第１制御手段を具備する。ここに実施するよう
に、この第１制御手段は、制御論理回路８０と、同期論
理回路７８と、バス受信回路１８６と、ＸＢＩＡモジュ
ール６０のオアゲート１８８とを備えている。

本発明は、更に、Ｉ／Ｏバス４５を経て受け取った信号
に応答してシステムバス２５とＩ／Ｏバス４５との間で
ＩＢＵＳ６４を経てデータを転送するトランザクション
を開始するための第２制御信号を備えている。これらの
トランザクションでは、ＸＢＩＢモジュールからＸＢＩ
Ａモジュールへ所定量のデータを転送することが必要と
される。この制御手段は、ＢＵＦＦＥＲ ＡＶＡＩＬＡ
ＢＬＥ信号がアサートされたときにのみＩＢＵＳ６４を
介してＸＢＩＢアダプタモジュール６２からＸＢＩＡア
ダプタモジュール６０へデータを送信するための手段
と、所定量のデータがＸＢＩＡアダプタモジュール６２
へ送信されたときにＢＵＦＦＥＲ ＬＯＡＤＥＤ信号を
発生するための手段とを備えている。ここに実施するよ
うに、データを送信しそして信号を発生する手段を含む
第２制御手段は、マスター及びスレーブシーケンサ論理
回路９８及び１００を備えている。

第６図を参照すれば、バッファ記憶領域８２は、アドレ
ス０−１５及びコマンドラインＩ（３：０）によって指
定された多数の記憶位置を含んでいる。バッファ記憶領
域８２のアドレスは、ＸＢＩＢモジュール６２によりＩ
ＢＵＳ６４のＦＡＤＤＲアドレスラインにアサートさ
れ、ＩＢＵＳデータラインＤ（３１：０）、ＩＢＵＳコ
マンドラインＩ（３：０）及びＩＢＵＳパリティライン
Ｐ（０）を経てバッファ領域８２のアドレスされた記憶
位置にデータを書き込んだりそこからデータを読み取っ
たりできるようにする。

バッファ領域８２の位置は、機能的には、受信レジスタ
ファイル８４のＣＰＵ書き込みバッファ２００及びＤＭ
Ａ Ａ／Ｂバッファ２０２と、受信レジスタファイル８
６のＣＰＵ読み取りバッファ２０４、ＤＭＡ−Ａ書き込
みバッファ２０６及びＤＭＡ−Ｂ書き込みバッファ２０
８とに編成される。

レジスタファイル８４及び８６と、これらレジスタファ
イルに関連したＩＢＵＳ信号とが第６図に明確に示され
ている。受信レジスタファイル８４は、システムバス２
５に接続されたノードから発生されてＩ／Ｏバス４５に
接続されたノードへ送られるデータのための一時的な記
憶位置を形成する。これに対応的に、送信レジスタファ
イル８６は、Ｉ／Ｏバス４５に接続されたノードから発
生されてシステムバス２５に接続されたノードへ送られ
るデータのための一連の一時的な記憶位置を形成する。
受信レジスタファイル８４は、ＩＢＵＳ６４に対する読
み取りのみのファイルであり、送信レジスタファイル８
６は、ＩＢＵＳ６４に対する書き込みのみのファイルで
ある。

好ましい実施例では、複数のＤＭＡ書き込みバッファを
設けることにより高い性能が得られ、システムバス２５
の保留特性の利点を得ることができる。特定用途の条件
に応じて更に多数の又は少数のバッファを設けることも
できる。

ＣＰＵ書き込みバッファ２００は、バッファ記憶領域ア
ドレスが０の第１位置を備え、この位置は、ＣＰＵトラ
ンザクション、即ちシステムバス２５に接続されたノー
ドによって開始されたトランザクションに関連してシス
テムバス２５から受け取ったコマンド／アドレスワード
を記憶する。ＣＰＵ書き込みバッファ２００は、アドレ
スが１の第２記憶位置を備え、この位置は、システムバ
ス２５からＩ／Ｏバス４５に接続されたノードへ書き込
まれるべきデータを記憶するものである。

受信レジスタファイル８４のＤＭＡ読み取りバッファ２
００は、Ｉ／Ｏバス４５に接続されたノードによって開
始された読み取りトランザクションに応答してシステム
バス２５を通して接続されたメモリモードから検索され
たデータを記憶するための４つの位置で構成される。

ＣＰＵの部分２０４は、システムバス２５に接続された
ノードによって開始された読み取りトランザクションに
応答してＩ／Ｏバス４５に接続されたＩ／Ｏ装置から検
索されたデータを一時的に記憶するための１つの記憶位
置より成る。同一のＤＭＡ書き込みバッファ２０６及び
２０８は、Ｉ／Ｏバス４５に接続されたノードによって
開始された書き込みトランザクションに応答してシステ
ムバス２５に接続されたノードに送られるコマンド／ア
ドレスワードを一時的に記憶する。レジスタファイル８
４及び８６の各記憶位置のアドレスは、第６図の各記憶
位置の右に示されている。別々のＢＵＦＦＥＲ ＡＶＡ
ＩＬＡＢＬＥ及びＢＵＦＦＥＲ ＬＯＡＤＥＤ信号が各
々のＤＭＡ ＴＲＡＮＳＭＩＴバッファに組み合わされ
ている。

第７図は、受信レジスタファイル８４に記憶されたデー
タのフォーマットを示している。レジスタファイル８４
は、第７図においては、システムバスフォーマット形態
２３０及びＩＢＵＳフォーマット２３２で示されてい
る。レジスタファイル８４には１組の記憶位置しか設け
られないことを理解されたい。然し乍ら、データは、２
３０で示されたフォーマットでシステムバス２５からレ
ジスタファイル８４へ読み込まれ、そして２３２で示さ
れたフォーマットでレジスタファイル８４からＩＢＵＳ
６４を経て読み出される。フォーマット２３０のデータ
の記憶は、制御論理回路８０によって制御され、ＸＢＩ
Ｂモジュール６２のスレーブシーケンサ論理回路１００
又はマスターシーケンサ論理回路９８によって指定され
たフォーマットでレジスタファイル８４から読み出され
る。

同様に、第８図は、レジスタファイル８６に記憶される
データのフォーマットを示している。データは、ＩＢＵ
Ｓ６４から３２ビットフォーマットで受け取られ、フォ
ーマット２４２で示されたように０−１５と番号付けさ
れた記憶位置に記憶される。これらの記憶位置に記憶さ
れたデータは、次いで、読み出されて、２４０で示され
たフォーマットでシステムバス２５に送られる。フォー
マット２４０及び２４２は全く同じ記憶位置を表わして
いるが、このような記憶位置にデータを書き込んだりそ
こから読み出したりする方法の相違点しか表わしていな
い。

書き込みトランザクションがシステムバス２５に接続さ
れたノードによって開始されそして受信レジスタファイ
ル８４のＣＰＵ部分２００にコマンド／アドレス及び書
き込みデータワードが記憶されると、制御論理回路８０
はＣＰＵ ＢＵＦＦＥＲ ＬＯＡＤＥＤ信号を発生し、
これは、無限のアサート時間巾を有する状態信号として
相互接続バス６４を経てＸＢＩＢモジュール６２へ送ら
れる。この信号は、マスターシーケンサ論理回路９８に
送られ、該回路は、コマンド／アドレス及びデータワー
ドをＣＰＵ書き込みバッファ２００から読み取る。これ
は、ＩＢＵＳ６４にＦＩＬＥ ＲＥＡＤ ＥＮＡＢＬＥ
信号をアサートしてデータ転送の方向をＸＢＩＡモジュ
ール６０からＩＢＵＳ６４を経てＸＢＩＢモジュール６
２への方向にセットし、ＦＡＤＤＲアドレスラインに０
のアドレスを発生し、そしてＩＢＵＳ６４のコマンド／
アドレスをデータ路レジスタ及び転送論理回路９６へロ
ードすることにより達成される。コマンド／アドレスワ
ードが第６図に示すように位置０から受け取られたとき
には、マスターシーケンサ論理回路９８がＦＡＤＤＲラ
インにアドレス「１」を発生し、そしてＩＢＵＳ６４の
書き込みデータ情報をデータ路レジスタ及び転送論理回
路９６にロードする。マスターシーケンサ論理回路９８
は、制御ライン１０２に適当な信号を発生して、データ
路レジスタ及び転送回路９６からＢＣＩバス９４及びバ
スインターフェイス回路９２を経てＩ／Ｏバス２５へデ
ータを転送させる。マスターシーケンサ論理回路９８が
動作を完了すると、ＣＰＵ ＸＡＣＴＩＯＮＤＯＮＥ信
号をアサートし、ＸＢＩＡモジュール６０の制御論理回
路８０がＣＰＵ ＢＵＦＦＥＲ ＬＯＡＤＥＤ信号をデ
アサートするようにさせる。

同様に、システムバス２５のメモリ装置がＩ／Ｏバス４
５に接続されたノードによって開始された読み取りトラ
ンザクションに応答してシステムバス２５からＸＢＩＡ
モジュール６０へデータを転送するときには、制御論理
回路８０が無限のアサート時間中ＲＥＡＤ ＤＡＴＡ
ＡＶＡＩＬＡＢＬＥ信号を発生する。スレーブシーケン
サ論理回路１００は、読み取りデータを処理し、それを
Ｉ／Ｏバス４５上の要求を発しているノードへ送り、そ
してＣＬＥＡＲ ＲＥＡＤ ＳＴＡＴＵＳ信号を発生し
て、制御論理回路８０がＲＥＡＤ ＤＡＴＡ ＡＶＡＩ
ＬＡＢＬＥ信号をデアサートするようにさせる。

同様に、スレーブシーケンサ論理回路１００は、ＢＵＦ
ＦＥＲ ＡＶＡＩＬＡＢＬＥ信号の状態を監視する。Ｉ
／Ｏバス４５に接続されたノードがシステムバス２５に
接続されたノードにデータを書き込もうとするときに
は、スレーブシーケンサ論理回路１００が、ＤＭＡ Ａ
バッファ及びＤＭＡ Ｂバッファに関連したＢＵＦＦＥ
Ｒ ＡＶＡＩＬＡＢＬＥ信号をサンプリングし、そして
対応するＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ信号がアサ
ートされている場合にはコマンド／アドレス及びデータ
ワードをバッファに書き込む。これは、特定の記憶位置
を選択するようにＦＡＤＤＲアドレスラインを選択的に
付勢し、ＩＢＵＳ６４を介しての送信方向を逆転するよ
うにＦＩＬＥ ＲＥＡＤ ＥＮＡＢＬＥラインをデアサ
ートし、そしてＦＩＬＥ ＬＯＡＤ ＳＴＲＯＢＥ信号
を瞬間的にアサートすることによりコマンド／アドレス
及びデータワードを適当な記憶位置に書き込むことによ
って行なわれる。ＸＢＩＢモジュールによって書き込み
動作が完了したときには、スレーブシーケンサ論理回路
１００は適当なＢＵＦＦＥＲ ＬＯＡＤＥＤ信号をアサ
ートし、制御論理回路８０が対応するＢＵＦＦＥＲ Ａ
ＶＡＩＬＡＢＬＥ信号をデアサートするようにさせ、そ
してコマンド／アドレス及びデータワードをバッファか
らシステムバス２５へ送信し始めるようにさせる。

第９図、第１０図、第１１図及び第１２図は、システム
バス２５とＩ／Ｏバス４５との間でデータを転送するた
めにＩＢＵＳ６４において行なわれる信号の作用を詳細
に示している。

第９図は、４つのデータワードがＩ／Ｏバス４５に接続
されたノードからシステムバス２５に接続されたノード
へ送信されるＤＭＡ書き込みトランザクションの実行中
にスレーブシーケンサ論理回路１００及び制御論理回路
８０によってＩＢＵＳ６４に発生される信号の相関関係
を示すタイミング図である。前記米国特許及び米国特許
出願第０７／０４４，９５２号に「オクタ−ワード書き
込みトランザクション」と示されたこのトランザクショ
ンは、Ｉ／Ｏバス４５のコマンドラインに直接対応する
ＢＣＩＩ（３：０）ライン上に適当なコマンド信号が存
在することによって確認される。ＩＢＵＳ６４上の各ト
ランザクションは、前記米国特許第４，６６１，９０５
号に詳細に示されたようにＩ／Ｏバス４５の標準的なト
ランザクションシーケンスに基づいてＸＢＩＢモジュー
ル６２によって制御される。

スレーブシーケンサ論理回路１００は、オクタ−ワード
書き込みトランザクションを必要とするコードを検出す
ると、第９図のポイント３００において送信レジスタフ
ァイル８６のＤＭＡ−Ａ及びＤＭＡ−Ｂ書き込みバッフ
ァに対応するＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥライン
の状態をサンプリングする。ＢＵＦＦＥＲ ＡＶＡＬＬ
ＡＢＬＥ信号がアサートされると、スレーブシーケンサ
論理回路１００は、Ｉ／Ｏバス４５を経て受け取ったコ
マンド／アドレス情報を送信レジスタファイル８６のコ
マンド／アドレス位置に書き込む。ＤＭＡ−Ａバッファ
が使用できると仮定すると、これは、第６図に示すよう
にＤＭＡ−Ａバッファ２０６のコマンド／記憶位置のア
ドレスに対応するＦＡＤＤＲラインに「３」を出力する
ことによって達成される。ＩＢＵＳ６４のＦＡＤＤＲア
ドレスラインにアドレスコードがアサートされる時間中
には、スレーブシーケンサの論理回路１００が第９図に
３０４で示されたＦＩＬＥ ＬＯＡＤ ＳＴＲＯＢＥ信
号をアサートする。ＦＩＬＥ ＲＯＡＤ ＥＮＡＢＬＥ
ラインがデアサートされているので、ＩＢＵＳ６４は、
ＸＢＩＢモジュール６２からＸＢＩＡモジュール６０へ
の転送を行ない、Ｉ／Ｏバス４５からＢＣＩバス９４を
経て受け取ったコマンド／アドレス情報をＤＭＡ−Ａバ
ッファ２０６のコマンド／アドレス記憶位置に入れるよ
うにさせる。バスサイクル３０２に続くＩ／Ｏバスサイ
クル、即ちＩ／Ｏバス４５における通常のトランザクシ
ョン中に他のファンクションが通常実行されるサイクル
の間に、ＩＢＵＳ６４を横切って送られるデータはな
い。

３０６で示された次の４つのバスサイクル中には、スレ
ーブシーケンサ論理回路１００は、第６図に示すよう
に、ＤＭＡ−Ａ書き込みバッファ２０６の書き込みデー
タ記憶位置に関連したアドレス４、５、６及び７をＩＢ
ＵＳ６４のＦＡＤＤＲラインに順次出力する。適当なア
ドレスＩＢＵＳ６４のＦＡＤＤＲアドレスラインにアサ
ートされる間に、ＦＩＬＥ ＬＯＡＤ ＳＴＲＯＢＥ信
号がアサートされて、Ｉ／Ｏバス４５を経て受け取った
書き込みデータ情報をＸＢＩＢモジュール６２からＤＭ
Ａ−Ａバッファ２０６の適当な記憶位置へ書き込みさせ
る。

トランザクションの最後のデータワードをアサートする
のと同時に、スレーブシーケンサ論理回路１００は、Ｄ
ＭＡ−Ａバッファに関連したＢＵＦＦＥＲ ＬＯＡＤＥ
Ｄ信号をアサートし、ＸＢＩＢモジュール６２がバッフ
ァのロード動作を完了したことを指示する。前記したよ
うに、ＢＵＦＦＥＲ ＬＯＡＤＥＤ信号は、ＢＵＦＦＥ
Ｒ ＡＶＡＩＬＡＢＬＥ信号をデアサートさせ、制御論
理回路８０は、米国特許出願第０７／０４４，９５２号
に開示された標準的なシステムバスプロトコルに基づい
て書き込みデータ情報をシステムバス２５を経て行き先
ノードへ送信させるトランザクションをシステムバス２
５において開始させる。

システムバス２５の制御を成功裡に仲裁するＸＢＩＡモ
ジュール６０の能力によって決定された時間の後に、書
き込みトランザクションがシステムバス２５を介して完
了し、送信レジスタファイル８６のＤＭＡ−Ａ書き込み
バッファを空にさせる。このとき、制御論理回路８０
は、適当なＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ信号を再
アサートし、ＤＭＡ−Ａ書き込みバッファがＸＢＩＢモ
ジュール６２からのデータの受信にもう一度使用できる
ことを指示する。

第１０図は、ＤＭＡオクタ−ワード読み取りトランザク
ション、即ちＩ／Ｏバス４５に接続されたノードによっ
て開始されるトランザクションを実行するための信号を
ＩＢＵＳ６４に発生し、システムバス２５に接続された
記憶ノードから４つの３２ビットワードを検索させると
共にこれらワードをＩＢＵＳ６４及びＩ／Ｏバス４５を
経て開始ノードへ返送する際のスレーブシーケンサ論理
回路１００及び制御論理回路８０の動作を示す代表的な
タイミング図である。適当なノードコマンド情報がＩ／
Ｏバス４５から受け取られ、ＢＣＩＩ（３：０）ライン
を経てスレーブシーケンサ論理回路１００へ供給され
る。この情報は、スレーブシーケンサ論理回路１００に
よりオクタ−ワード読み取りトランザクションの要求と
してデコードされる。スレーブシーケンサ論理回路１０
０は、第１０図に３２０で示された時間にＢＵＦＦＥＲ
ＡＶＡＩＬＡＢＬＥラインをサンプリングし、ＢＵＦ
ＦＥＲ ＡＶＡＩＬＡＢＬＥ信号がアサートされたこと
を検出する。次いで、スレーブシーケンサ論理回路１０
０は、ＩＢＵＳ６４のＦＡＤＤＲアドレスラインにアド
レス「３」を出力し、これはＤＭＡ−Ａ書き込みバッフ
ァ２０６のコマンド／アドレス記憶位置のアドレスに対
応するものである。

ＦＩＬＥ ＬＯＡＤ ＳＴＲＯＢＥ信号は、３２４にお
いて瞬間的にアサートされ、Ｉ／Ｏバス４５から受け取
ったコマンド／アドレス情報をＤＭＡ−Ａバッファ２０
６のコマンド／アドレス記憶位置に書き込ませる。ＤＭ
Ａ読み取りトランザクションのためにＸＢＩＢモジュー
ル６２からＸＢＩＡモジュール６０へ転送しなければな
らないデータ量は、１つのコマンド／アドレス情報に過
ぎないので、適当なＢＵＦＦＥＲ ＬＯＡＤＥＤ信号が
アサートされると同時に、コマンド／アドレスワードが
ＤＭＡ−Ａバッファ２０６のコマンド／アドレス記憶位
置に書き込まれる。これにより、ＢＵＦＦＥＲ ＡＶＡ
ＩＬＡＢＬＥ信号が制御論理回路８０によってデアサー
トされる。ＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ信号がデ
アサートされるのと同期して、多相クロックの１つの相
がシステムバス２５を制御するクロック信号から導出さ
れる。従って、ＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ信号
は、３２６で示されたように、多相クロック信号の時間
周期に対応する短い不確定の時間中にデアサートされ
る。ＢＵＦＦＥＲ ＬＯＡＤＥＤ信号は、制御論理回路
８０がシステムバス２５において読み取りトランザクシ
ョンを開始するようにさせる。Ｉ／Ｏバス４５は非保留
バスであるから、要求された読み取りトランザクション
が完了するまでＩ／Ｏバス４５の全てのトラフィックが
保留される。

システムバス２５のトラヒックによって決定された時間
の後に、システムバス２５に接続された記憶ノードであ
って読み取りトランザクションで要求された情報を保持
しているノードは、その要求されたデータをＸＢＩＡモ
ジュール６０へ送信させるトランザクションをシステム
バス２５において開始させる。スレーブシーケンサ論理
回路１００は、コマンド／アドレスデータワードをＤＭ
Ａ−Ａ送信バッファにロードした後に、３２７で示され
たＦＩＬＥ ＲＥＡＤ ＥＮＡＢＬＥ信号をアサート
し、ＸＢＩＡモジュール６０からＸＢＩＢモジュール６
２へデータを流すようにＩＢＵＳ６４をセットする。次
いで、制御論理回路８０は、コマンド／アドレスデータ
ワードがシステムバス２５を経て首尾良く送信された後
に３２８で示すようにＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬ
Ｅ信号をアサートする。

要求されたデータがＸＢＩＡモジュール６０によって受
け取られそしてＤＭＡ読み取りデータバッファ２０２に
記憶されたときに、制御論理回路８０は、３３０で示す
ように、ＲＥＡＤ ＤＡＴＡ ＡＶＡＩＬＡＢＬＥ信号
をアサートする。ＸＢＩＢモジュール６２のスレーブシ
ーケンサ論理回路１００は、ＲＥＡＤ ＤＡＴＡ ＡＶ
ＡＩＬＡＢＬＥ信号に応答して、読み取りデータバッフ
ァ２０２の記憶位置のアドレスをＩＢＵＳ６４のＦＡＤ
ＤＲアドレスラインに順次出力する。ＦＩＬＥ ＲＥＡ
Ｄ ＥＮＡＢＬＥ信号がアサートされているので、読み
取りデータバッファ２０２の記憶位置に存在するデータ
は、ＸＢＩＡモジュール６０からＸＢＩＢモジュール６
２へ転送される。４ワード読み取りトランザクションの
最後のワードがＸＢＩＢモジュール６２によって読み取
られると、スレーブシーケンサ論理回路１００は、３３
４で示すように、ＣＬＥＡＲ ＲＥＡＤ ＳＴＡＴＵＳ
信号をアサートし、これにより、３３６で示すようにＲ
ＥＡＤ ＤＡＴＡ ＡＶＡＩＬＡＢＬＥ信号がデアサー
トされる。

第１１図及び第１２図は、各々、代表的なＣＰＵ書き込
み及び読み取りトランザクション、即ちＩ／Ｏバス４５
に接続されたノードにデータを書き込むか又はＩ／Ｏバ
ス４５に接続されたノードからデータを読み取るために
システムバス２５に接続されたノードによって開始され
るトランザクションのタイミング図である。ＣＰＵトラ
ンザクションの結果としてシステムバス２５とＩ／Ｏバ
ス４５との間で転送できるのは１つの３２ビットワード
だけであることに注意されたい。

バスアダプタ４１におけるＣＰＵ書き込みトランザクシ
ョンは、接続されたノードによって行なわれるシステム
バス２５上での書き込みトランザクションによって開始
される。これにより、コマンド／アドレス及びデータ情
報が受信レジスタファイル８４（第２図）のＣＰＵ書き
込みバッファ２００（第６図）に記憶される。これは、
バスアダプタインターフェイス回路６８及び制御論理回
路８０の動作によって行なわれる。次いで、制御論理回
路８０は、第１１図に３５０で示すように、ＩＢＵＳ６
４にＣＰＵ ＢＵＦＦＥＲ ＬＯＡＤＥＤ信号をアサー
トする。

マスターシーケンサ論理回路９８は、ＣＰＵ ＢＵＦＦ
ＥＲ ＬＯＡＤＥＤ信号に対応して、３５２で示すよう
にＦＡＤＤＲアドレスラインに「０」を出力し、そして
ＦＩＬＥ ＲＥＡＤ ＥＮＡＢＬＥ信号をアサートし
て、ＸＢＩＡモジュール６０からＸＢＩＢモジュール６
２へデータを供給するようにＩＢＵＳ６４をセットす
る。次いで、ＣＰＵバッファ２００の記憶位置０に存在
するコマンド／アドレス情報がＸＢＩＢモジュール６２
のデータ路レジスタ及び転送論理回路９６に転送され
て、マスターシーケンサ論理回路９８によってデコード
される。次いで、マスターシーケンサ論理回路９８は、
３５４で示すようにＦＡＤＤＲアドレスラインに１を出
力して、ＣＰＵバッファ２００の記憶位置１に存在する
書き込みデータ情報をＸＢＩＢモジュール６２のデータ
路レジスタ及び転送論理回路９６へ転送させる。次い
で、マスターシーケンサ論理回路９８は、バスインター
フェイス回路９２、Ｉ／Ｏバス４５を介して書き込みト
ランザクションを開始し、コマンド／アドレス情報によ
って指定されるようにＩ／Ｏバス４５に接続されたノー
ドに書き込みデータを入れる。マスターシーケンサ論理
回路９８は、ＩＢＵＳ６４を経てＣＰＵ ＸＡＣＴＩＯ
Ｎ ＤＯＮＥ信号をアサートし、ＸＢＩＢモジュール６
０の制御論理回路８０が３６０で示すようにＣＰＵ Ｂ
ＵＦＦＥＲ ＬＯＡＤＥＤ信号を非同期でデアサートす
るようにさせる。次いで、ＣＰＵ書き込みトランザクシ
ョンが終了する。

第１２図は、代表的なＣＰＵ読み取りトランザクショ
ン、即ちＩ／Ｏバス４５に接続されたノードに記憶され
たデータを検索するためにシステムバス２５に接続され
たノードによって開始されるトランザクションに応答し
て制御論理回路８０及びマスターシーケンサ論理回路９
８によって発生される信号の論理状態を示すタイミング
図である。アダプタ４１におけるＣＰＵ読み取りトラン
ザクションは、ＸＢＩＡモジュール６０によって受け取
られるシステムバス２５上の読み取りトランザクション
によって開始される。適当なコマンド／アドレス情報が
バスインターフェイス回路６８及び制御論理回路８０に
より受信レジスタファイル８４のＣＰＵバッファ２００
に記憶される。次いで、制御論理回路８０は、第１２図
に３７０で示されたように、ＣＰＵ ＢＵＦＦＥＲ Ｌ
ＯＡＤＥＤ信号をアサートする。次いで、マスターシー
ケンサ論理回路９８は、ＦＩＬＥ ＲＥＡＤ ＥＮＡＢ
ＬＥ信号をアサートすると共に、３７２で示すようにＩ
ＢＵＳ６４のＦＡＤＤＲアドレスラインに０を出し、Ｃ
ＰＵバッファ２００の位置０に存在するコマンド／アド
レス情報をＸＢＩＢモジュール６２のデータ路レジスタ
及び転送論理回路９６に読み込ませる。マスターシーケ
ンサ論理回路９８は、このように受け取ったコマンド／
アドレス情報をデコードし、それを読み取りトランザク
ションとして解釈する。次いで、マスターシーケンサ論
理回路９８は、バスインターフェイス回路９２を介して
Ｉ／Ｏバス４５上で読み取りトランザクションを開始
し、３７４で示すようにＦＩＬＥ ＲＥＡＤ ＥＮＡＢ
ＬＥ信号をデアサートする。

Ｉ／Ｏバス４５のトラヒックによって決定された時間の
後に、要求されたデータがＩ／Ｏバス４５を経てＸＢＩ
Ｂモジュール６２によって受け取られる。マスターシー
ケンサ論理回路９８は、データ路レジスタ及び転送論理
回路９６にデータを入れ、ＩＢＵＳ６４のＦＡＤＤＲア
ドレスラインに「１」を出し、そして３７６で示すよう
にＦＩＬＥ ＬＯＡＤ ＳＴＲＯＢＥ信号をアサート
し、受け取った読み取りデータを送信レジスタファイル
８６のＣＰＵバッファ２０４の読み取りデータ記憶位置
１に書き込ませる。マスターシーケンサ論理回路９８
は、又、ＩＢＵＳ６４にＣＰＵ ＸＡＣＴＩＯＮ ＤＯ
ＮＥ信号をアサートし、ＣＰＵトランザクションの終了
を指示する。この信号は制御論理回路８０によって受け
取られ、該回路はＣＰＵ ＢＵＦＦＥＲ ＬＯＡＤＥＤ
信号をデアサートし、システムバス２５上の読み取り応
答トランザクションを開始する。

第１３図は、スレーブシーケンサ論理回路１００、同期
／制御論理回路１０６、及び相互接続インターフェイス
回路９０の構造を詳細に示している。ＤＭＡ−Ａ及びＤ
ＭＡ−Ｂ書き込みバッファに各々関連したＢＵＦＦＥＲ
ＡＶＡＩＬＡＢＬＥ信号は、ＩＢＵＳ６４の各バスト
ランシーバ回路４００及び４０２に供給される。これら
のバストランシーバ回路は、例えば、カリフォルニア
州、サニーベールのＡＭＤコーポレーションから入手で
きる型式２６Ｓ１０装置を備えている。

本発明は、ＩＢＵＳ６４を経て第１信号発生手段に接続
された同期手段を備えており、これは、Ｉ／Ｏバス４５
を制御するクロック信号に基づいて制御手段へ状態信号
を通すものである。ここに実施するように、この同期手
段は、トランシーバ回路４００及び４０２の出力が各々
供給される二重ランクの同期装置４０４及び４０６を備
えている。この二重ランクの同期回路４０４及び４０６
は、各々、テキサスインスツルーメント社から入手でき
る形式７４Ｆ３７４フリップ−フロップ回路で構成され
る。二重ランク同期回路４０４及び４０６の第１フリッ
プ−フロップのクロック端子には、Ｉ／Ｏバス４５のサ
イクルタイムを確立するクロック信号から導出された多
相クロック信号の第１の相が供給される。好ましい実施
例では、このようなクロック信号が第３Ｂ図に示すよう
にＴ０又はＴ１００のいずれかのクロック信号を構成す
る。

二重ランク同期回路４０４及び４０６の第２のフリップ
−フロップのクロック端子には、例えば、第３Ｂ図のＴ
５０クロック信号のような多相クロック信号の第２の相
が供給される。

二重ランクの同期回路４０４及び４０６の出力は、Ｉ／
Ｏバス４５を制御するクロック信号に同期された制御信
号、即ち、システムバス２５を制御するクロック信号に
同期してアサートされた状態信号から導出された制御信
号を構成する。二重ランク同期回路４０４及び４０６の
出力は、スレーブ同期論理回路１００に供給される。ス
レーブ同期回路１００への他の入力は、Ｉ／Ｏバス４５
のバス信号から導出されたＢＣＩバスからのバス信号
（ＢＣＩ ＣＬＥ及びＢＣＩ ＳＣを含む）で構成され
る。ＸＢＩＢクロック発生回路１１２によって発生され
た多相クロック信号及びマスターシーケンサ論理回路９
８からの信号は、スレーブシーケンサ論理回路１００に
も送られて、スレーブシーケンサ論理回路１００がマス
ターシーケンサ論理回路９８と競合するトランザクショ
ンを開始しないように確保する。

スレーブシーケンサ論理回路１００からの出力は、送信
レジスタファイル８６のＤＭＡ−Ａ及びＤＭＡ−Ｂ書き
込みバッファに関連したＢＵＦＦＥＲ ＬＯＡＤＥＤ信
号を形成するように相互接続インターフェイス回路９０
のバストランシーバ回路４１０及び４１２へ直接送られ
る一対の信号を含む。スレーブシーケンサ論理回路１０
０からの他の出力は、同期／制御論理回路１０６へ送ら
れ、バストランシーバ回路４１４、４１６及び４１８に
供給されるべき多相クロック信号Ｔ０、Ｔ５０、Ｔ１０
０及びＴ１５０と適当に同期がとられて、ＦＩＬＥ Ｌ
ＯＡＤＥＤ ＳＴＲＯＢＥ、ＦＡＤＤＲ、（３：０）お
よびＦＩＬＥ ＲＥＡＤ ＥＮＡＢＬＥ信号を各々形成
する。同期／制御論理回路１０６の出力はスレーブシー
ケンサ論理回路１００へフィードバックされて、ＩＢＵ
Ｓ６４を経て送られるワードのカウントを形成し、スレ
ーブシーケンサ論理回路１０６が、好ましくは、特定の
トランザクションに必要なデータ量の全部が送信された
ときを決定できるようにし、ひいては、ＢＵＦＦＥＲ
ＬＯＡＤＥＤ信号を適切に発生できるようにする。

第１４図は、本発明によるゲートアレイ７０の制御論理
回路の代表的な部分を示している。送信レジスタファイ
ル８６のＤＭＡ−Ａ書き込みバッファに関連したＢＵＦ
ＦＥＲ ＬＯＡＤＥＤ信号は、相互接続インターフェイ
ス回路６６に含まれたバストランシーバ回路５８２の入
力端子５８０に送られる。トランシーバ回路５８２の出
力５８４は反転ドライバ５８６を経て２入力オアゲート
５９０の反転入力５８８に供給される。オアゲート５９
０の出力は、フリップ−フロップ５９４及び５９６より
成る二重ランク同期回路５９２の入力に供給される。フ
リップ−フロップ５９４のクロック入力５９８には、バ
スインターフェイス回路６８によりシステムバス２５を
制御するクロック信号から導出された多相クロック信号
の１つの相が供給される。フリップ−フロップ５９６の
クロック入力６００には、システムバス２５から導出さ
れた多相クロック信号の第２の相が供給される。二重ラ
ンク同期回路５９２の出力６０２はオアゲート５９０の
反転入力５８９に送られ、出力信号６０２が無限のアサ
ート周期を有する状態信号を構成するよう確保する。

信号６０２は、インバータ６０４及びノアゲート６０６
（制御論理回路８０をテストするのに用いる）を経て相
互接続インターフェイス回路６６のバストランシーバ回
路６０８へ送られ、ＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ
状態信号を形成する。内部ＢＵＦＦＥＲ ＢＵＳＹ信号
を発生する回路も設けられており、該信号は、ここに示
す機能を実行するための適切な内部制御信号を発生する
制御論理回路８０の一部分を構成する送信状態マシンへ
供給されるものである。ＣＬＥＡＲ信号６１２は、送信
状態マシンから第１４図に示されたフリップ−フロップ
のリセット端子へ送られ、これは、システムバス２５を
介してそのトランザクションを完了した送信状態マシ
ン、ひいては、ＤＭＡ−Ａ書き込みバッファが空になっ
た送信状態マシンに応答して発生される。

ＢＵＦＦＥＲ ＬＯＡＤＥＤ信号に対応してＢＵＦＦＥ
ＲＡＶＡＩＬＡＢＬＥ信号を発生する対応回路には、送
信レジスタファイル８６のＤＭＡ−Ｂ書き込みバッファ
に関連して供給がなされる。信号６１４及び６１６は、
Ａ及びＢバッファに関連した整合回路に送られ、一度に
１つのバッファのみがシステムバス２５にトランザクシ
ョンを発生できるよう確保する。

前記したように、アダプタモジュール４１は、システム
バス２５又はＩ／Ｏバス４５のいずれかで開始されたト
ランザクションに応答してシステムバス２５とＩ／Ｏバ
ス４５との間でデータを転送できるようにする。従っ
て、ＸＢＩＡモジュール６０は、システムバス２５に対
してコマンダ又はレスポンダのいずれかとして機能する
ことができ、そしてＸＢＩＢモジュール６２は、Ｉ／Ｏ
バス４５に対してコマンダ又はレスポンダのいずれかと
して機能することができる。然し乍ら、本発明の装置及
び方法を用いると、ＸＢＩＡモジュール６２は、ＩＢＵ
Ｓ６４に対して常にレスポンダとして働き、そしてＸＢ
ＩＢモジュール６２は、ＩＢＵＳ６４に対して常にコマ
ンダとして働く。

ＸＢＩＡモジュール６０からＸＢＩＢモジュール６２へ
送られるデータの制御に関連した制御信号は、全て、無
限のアサート巾を有する状態信号として働く。ＸＢＩＢ
モジュール６２からＩＢＵＳ６４を経てＸＢＩＡモジュ
ール６０へ送られるデータの制御に関連した制御信号
は、全て、一定のアサート巾を有する制御信号として働
く。更に、ＸＢＩＡモジュール６０で開始された制御信
号は、全て、システムバスクロック信号から導出された
クロック信号に対して同期して動作し、そしてＸＢＩＢ
モジュール６２によって発生された制御信号は、全て、
Ｉ／Ｏバス４５のクロック信号に対して同期して動作す
る。これにより、ＩＢＵＳ６４の要求／許可プロトコル
を排除して高い性能のデータ転送を行なえると共に、公
知技術よりも複雑でない回路を用いて、ＸＢＩＡモジュ
ール６０とＸＢＩＢモジュール６２との間で制御信号を
確実に受け取れるよう確保する。

本発明の装置及び方法において種々の変更及び修正がな
され得ることが当業者に明らかであろう。従って、上記
説明及び添付図面は、本発明の一例に過ぎず、本発明の
真の範囲及び精神は、以下の請求の範囲のみによって限
定されるものとする。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハートウェル ディヴィッド ダブリュー アメリカ合衆国 マサチューセッツ州 ボ ックスボロ ウッドワード レーン 33 (56)参考文献 Ａ・Ｍ・Ｌｉｓｔｅｒ：“Ｆｕｎｄａｍ ｅｎｔａｌｓ ｏｆ Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍｓ”，ｔｈｉｒｄ ｅｄｉ ｔｉｏｎ，1984，Ｍｃｍｉｌｌａｎ Ｅｄ ｕｃａｔｉｏｎ Ｌｔｄ，（Ｌｏｎｄｏ ｎ，ＧＢ），Ｐ．71〜72

Claims (13)

【特許請求の範囲】
1. 【請求項１】コンピュータシステム内の第１バスと第２
   バスとの間に情報路を形成するバスアダプタにおいて、
   上記第１及び第２バスの各々は、第１及び第２のクロッ
   ク信号によって各々制御される繰り返しのバスサイクル
   中にデータを伝播し、上記第１バスのサイクルタイム
   は、第２バスよりも速いものであり、上記バスアダプタ
   は、 相互接続バスを具備し、 更に、第１アダプタモジュールを具備し、該モジュール
   は、上記相互接続バスに接続された第１相互接続インタ
   ーフェイス回路と、上記第１バスに接続する手段を含む
   第１バスインターフェイス回路と、上記第１バスインタ
   ーフェイス回路に結合され上記第２バスから第１バスへ
   転送されるべきデータを記憶するためのバッファと、上
   記バッファおよび第１相互接続インターフェイス回路に
   結合され該バッファがデータを受け取る用意ができてい
   るときを示すＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ信号を
   上記相互接続バスにアサートし、データが上記第１アダ
   プタモジュールへ送信されたときを示すＢＵＦＦＥＲ
   ＬＯＡＤＥＤ信号が上記相互接続バスを経て受け取られ
   たことにのみ応答して上記ＢＵＦＦＥＲ ＡＶＡＩＬＡ
   ＢＬＥ信号をデアサートし、そして上記ＢＵＦＦＥＲ
   ＬＯＡＤＥＤ信号に応答して上記バッファから第１バス
   へデータを送信するように上記第１バスインターフェイ
   ス回路を作動させるための第１制御手段とを備えてお
   り、そして 更に、第２アダプタモジュールを具備し、該モジュール
   は、上記相互接続バスに接続された第２相互接続インタ
   ーフェイス回路と、上記第２相互接続インターフェイス
   回路に結合され且つ上記第２バスに接続する手段を含む
   第２バスインターフェイス回路と、上記第２相互接続イ
   ンターフェイス回路および第２バスインターフェイス回
   路に結合され上記第２バスを経て受け取った信号に応答
   して上記第１バスと第２バスとの間で上記相互接続バス
   を介してデータを転送するトランザクションを開始する
   ための第２制御手段とを備えており、上記トランザクシ
   ョンは、上記第２アダプタモジュールから第１アダプタ
   モジュールへ所定量のデータを送信することを必要とす
   るものであり、上記第２制御手段は、上記ＢＵＦＦＥＲ
   ＡＶＡＩＬＡＢＬＥ信号がアサートされたときにのみ
   上記第２アダプタモジュールから相互接続バスを介して
   第１アダプタモジュールへデータを送信するための手段
   と、所定量のデータが第１アダプタモジュールへ送信さ
   れたときにＢＵＦＦＥＲ ＬＯＡＤＥＤ信号を発生する
   ための手段とを備えており、 上記第１アダプタモジュールは、第１クロック信号に応
   答して作動し、そして上記第２アダプタモジュールは、
   第２クロック信号に応答して作動されることを特徴とす
   るバスアダプタ。
2. 【請求項２】上記ＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ信
   号は、上記第２クロック信号と非同期でアサートされ、
   そして上記ＢＵＦＦＥＲ ＬＯＡＤＥＤ信号は、上記第
   １クロック信号と非同期でアサートされる請求項１に記
   載のアダプタ。
3. 【請求項３】上記第２クロック信号に応答して、上記Ｂ
   ＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ信号を上記第２制御手
   段に通すための同期手段を備えた請求項２に記載のアダ
   プタ。
4. 【請求項４】上記同期手段は、二重ランク同期回路を備
   えている請求項３に記載のアダプタ。
5. 【請求項５】上記第２クロック信号から多相クロック信
   号を発生する手段を備え、上記二重ランク同期回路は、
   上記多相クロック信号の少なくとも２つの相によって制
   御される請求項４に記載のアダプタ。
6. 【請求項６】上記第１アダプタモジュールは、複数のバ
   ッファを備えており、上記第１制御手段は、各々のバッ
   ファがデータを受け取ることができるときに各バッファ
   ごとに相互接続バスに別々のＢＵＦＦＥＲ ＡＶＡＩＬ
   ＡＢＬＥ信号をアサートし、上記相互接続バスを経て受
   け取った対応する別々のＢＵＦＦＥＲ ＬＯＡＤＥＤ信
   号のみに応答して各ＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ
   信号をデアサートし、そして対応するＢＵＦＦＥＲ Ｌ
   ＯＡＤＥＤ信号に応答して上記バッファの１つから第１
   バスへデータを送信するように第１バスインターフェイ
   ス回路を動作し、そして 上記第２制御手段は、対応するＢＵＦＦＥＲ ＡＶＡＩ
   ＬＡＢＬＥ信号がアサートされたときにのみ上記第２ア
   ダプタモジュールから相互接続バスを経て上記第１アダ
   プタモジュールのバッファの１つへデータを送信するた
   めの手段と、所定量のデータが上記１つのバッファへ送
   信されたときに上記１つのバッファに対応する別々のＢ
   ＵＦＦＥＲ ＬＯＡＤＥＤ信号を発生する手段とを備え
   ている請求項１に記載のアダプタ。
7. 【請求項７】コンピュータシステムの第１バスと第２バ
   スとの間で相互接続バスを介してデータ転送を制御する
   ための装置において、上記第１及び第２バスの各々は、
   第１及び第２のクロック信号によって各々制御される繰
   り返しのバスサイクル中にデータを伝播し、上記第１バ
   スのサイクルタイムは、第２バスよりも速いものであ
   り、上記相互接続バスは、複数のデータ信号を有するデ
   ータ路と、データ信号の制御に関連した複数の第１制御
   信号を有する第１制御路と、データ路の制御に関連しな
   い複数の第２制御信号を有する第２制御路とを含むもの
   であり、上記装置は、 上記第１バスに接続する手段を含む第１インターフェイ
   ス回路と、 上記第１インターフェイス回路に接続されていて、無限
   のアサート巾を有する状態信号を各々構成する第１グル
   ープの第１制御信号を発生するための信号発生手段であ
   って、上記状態信号に対してアサートのみの機能を有し
   ているような信号発生手段と、 上記第２バスに接続する手段を含む第２インターフェイ
   ス回路と、 上記第１および第２インターフェイス回路に結合され、
   上記第１バスと第２バスとの間のデータ転送を制御する
   と共に、一定巾を各々有する第２グループの第１制御信
   号を発生するための制御手段であって、上記第２グルー
   プの第１制御信号に対してアサート及びデアサート機能
   を有しているような制御手段と、 上記相互接続バスを介して上記信号発生手段に接続され
   ていて、第２クロック信号に基づいて上記制御手段へ状
   態信号を通すための同期手段と、そして 上記相互接続バスを介して上記制御手段に接続されてい
   て、上記第２グループの第１制御信号に応答して状態信
   号をデアサートするためのデアサート手段とを具備する
   ことを特徴とする装置。
8. 【請求項８】上記信号発生手段は、第１クロック信号に
   応答して作動し、上記制御手段及び同期手段は、第２ク
   ロック信号に応答して作動する請求項７に記載の装置。
9. 【請求項９】上記第１グループの第１制御信号は、第２
   クロック信号と非同期でアサートされ、そして上記第２
   グループの第１制御信号は、第１クロック信号と非同期
   で発生される請求項８に記載の装置。
10. 【請求項１０】上記同期手段は、二重ランクの同期回路
    である請求項７に記載の装置。
11. 【請求項１１】第２クロック信号から多相クロック信号
    を発生するための手段を備え、上記二重ランク同期回路
    は、上記多相クロック信号の少なくとも２つの相によっ
    て制御される請求項１０に記載の装置。
12. 【請求項１２】上記第１グループの第１制御信号は、複
    数のＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ信号を含み、そ
    して上記第２グループの第１制御信号は、複数のＢＵＦ
    ＦＥＲ ＬＯＡＤＥＤ信号を含み、更に、 上記装置は、第１インターフェイス回路に接続された複
    数のバッファを備え、上記第１制御手段は、各々のバッ
    ファがデータを受け取ることができるときに各バッファ
    ごとに相互接続バスに別々のＢＵＦＦＥＲ ＡＶＡＩＬ
    ＡＢＬＥ信号をアサートし、上記相互接続バスを経て受
    け取った対応する別々のＢＵＦＦＥＲ ＬＯＡＤＥＤ信
    号のみに応答して各ＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ
    信号をデアサートし、そして対応するＢＵＦＦＥＲ Ｌ
    ＯＡＤＥＤ信号に応答して上記バッファの１つから第１
    バスへデータを送信するように第１バスインターフェイ
    ス回路を動作し、そして更に、 上記制御手段は、対応するＢＵＦＦＥＲ ＡＶＡＩＬＡ
    ＢＬＥ信号がアサートされたときのみ上記相互接続バス
    を経て上記バッファの１つへデータを送信するための手
    段と、所定量のデータが上記１つのバッファへ送信され
    たときに上記１つのバッファに対応する別々のＢＵＦＦ
    ＥＲ ＬＯＡＤＥＤ信号を発生する手段とを備えている
    請求項７に記載の装置。
13. 【請求項１３】コンピュータシステム内の第１バスと第
    ２バスとの間に情報路を形成する方法において、上記第
    １及び第２バス各々は、第１及び第２のクロック信号に
    よって各々制御される繰り返しのバスサイクル中にデー
    タを伝播し、上記第１バスのサイクルタイムは、第２バ
    スよりも速いものであり、上記方法は、 第２バスを経て受け取った信号に応答して相互接続バス
    により第２アダプタモジュールに接続された第１アダプ
    タモジュールを介して第２バスから第１バスへとデータ
    を転送するトランザクションを開始し、これらのトラン
    ザクションは、第２アダプタモジュールから第１アダプ
    タモジュールへ所定量のデータを送信することを必要と
    するものであり、 更に、第１アダプタモジュールのバッファが第２アダプ
    タモジュールから相互接続バスを介してデータを受け取
    る用意ができているときに第１アダプタモジュールから
    無限アサート巾のＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ信
    号をアサートし、 ＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ信号がアサートされ
    たときにのみ第２アダプタモジュールから相互接続バス
    を経て第１アダプタモジュールへデータを送信し、 所定量のデータが第１アダプタモジュールへ送信された
    ときにＢＵＦＦＥＲ ＬＯＡＤＥＤ信号を発生し、 第２アダプタモジュールから相互接続バスを経て受け取
    った一定アサート巾のＢＵＦＦＥＲ ＬＯＡＤＥＤ信号
    のみに応答してＢＵＦＦＥＲ ＡＶＡＩＬＡＢＬＥ信号
    をデアサートし、そして ＢＵＦＦＥＲ ＬＯＡＤＥＤ信号に応答してバッファか
    ら第１バスへデータを送信するように第１バスインター
    フェイス回路を作動することを特徴とする方法。