JPH04232504A - データ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、２つのシステムコン
トロ―ラ間で連続したデ―タを間欠的に非同期伝送する
デ―タ伝送装置に関する。

【０００２】

【従来の技術】２つのシステムコントロ―ラ間でデ―タ
伝送を行なう場合には、ハ―ドウェアの同期および速度
調整等をとるために、これらコントロ―ラ間には通常バ
ッファ装置が設けられている。

【０００３】従来装置においては、このバッファ装置は
１個設けられ、一方のコントロ―ラからのアクセスを他
方のコントロ―ラのアクセスに対し優先させることで、
アクセスの衝突に備えるようにしている。

【０００４】

【発明が解決しようとする課題】しかし、かかる従来構
成では、例えばシステムコントロ―ラＡからシステムコ
ントロ―ラＢへのデ―タ転送を考え、コントロ―ラＡの
ライト要求がコントロ―ラＢのリ―ド要求に優先すると
設定した場合、リ―ドの途中にライト要求がきたときに
は、リ―ドの前後でデ―タが異なることになり、コント
ロ―ラＢはコントロ―ラＡの同時刻および同内容のデ―
タを取り扱えないという問題が発生する。このことは、
システムコントロ―ラＡからシステムコントロ―ラＢへ
１つのまとまったデ―タを転送する場合大きな問題であ
り、正確なデ―タ転送をなし得なくなる。

【０００５】また、上記デ―タ転送において、コントロ
―ラＡ側から前記バッファ装置に書き込まれるデータに
伝送エラーなどのエラーが含まれる可能性がある場合に
は、このままデータを前記バッファ装置に書き込むと、
エラーが含まれたデータがコントロ―ラＢに伝送される
可能性があるので、従来装置においては前記バッファ装
置とコントローラＡの間にさらにバッファ回路を設け、
コントロ―ラＡのデータをまず１段目のバッファ回路に
書き込み、エラーのないことを確認して前記１段目のバ
ッファ回路に書き込んだデータを２段目のバッファ装置
に書き込むようにしていた。

【０００６】しかし、この様な２段バッファの構成では
、回路規模が大きくなると共に、データ伝送速度が遅く
なるという問題がある。

【０００７】この発明はこのような事情に鑑みてなされ
たもので、２つのシステムコントロ―ラ間のデータ伝送
において、送信されるデータにエラーが含まれる可能性
がある場合でも、少ない回路規模で正確かつ確実なデ―
タ伝送を高速になし得るデ―タ伝送装置を提供しようと
するものである。

【０００８】

【課題を解決するための手段】そこでこの発明では、第
１のシステムコントロ―ラの出力デ―タが書込まれると
ともに、この書込みデ―タを前記第２のシステムコント
ロ―ラへ読出す第１および第２のメモリを具え、この第
１および第２のメモリを介して前記第１のシステムコン
トロ―ラから第２のシステムコントロ―ラへデ―タを非
同期で伝送するデ―タ伝送装置において、第１のシステ
ムコントロ―ラの出力デ―タが前記第１または第２のメ
モリに書き込まれる度に、この出力データのエラーを検
出するエラー検出手段と、第１のシステムコントロ―ラ
の出力デ―タが前記第１または第２のメモリに書き込ま
れる度に、前記エラー検出手段の検出出力に応じて次回
第１のシステムコントロ―ラの出力デ―タを書き込むメ
モリを選択し、該選択したメモリに対して次回の書き込
みを行なう書き込み制御手段と、前記第２のシステムコ
ントロ―ラがデータ受信を行うとき、前記書き込み制御
手段によって選択されたメモリの逆のメモリからデ―タ
を読出す読み出し制御手段とを具え、さらに前記書き込
み制御手段は、前記エラー検出手段から検出信号が出力
されないときは前回書き込んだメモリと逆のメモリに次
回の書き込みを行なうとともに、前記エラー検出手段か
ら検出信号が出力されたときは前回書き込んだメモリと
同じメモリに次回の書き込みを行なうようにする。

【０００９】

【作用】かかる構成では、転送するデ―タを保持するメ
モリを第１のメモリ，第２のメモリに２重化する。

【００１０】書き込み制御手段は、第１のシステムコン
トロ―ラの出力デ―タが前記第１または第２のメモリに
書き込まれる度にこの出力データのエラーを検出し、第
１のシステムコントロ―ラのデータをメモリに書き込む
際は、前記エラー検出手段の検出出力に応じて次回第１
のシステムコントロ―ラの出力デ―タを書き込むメモリ
を選択する。すなわち、基本的には、第１のシステムコ
ントロ―ラのデータ伝送に対応して第１のシステムコン
トロ―ラの出力デ―タを第１および第２のメモリに対し
て交互に書き込む制御を行なうのであるが、前回書き込
まれたデータ中にエラーが発生していたときは、前回書
き込みのときと同じメモリに対して書き込みを行なうよ
うにする。

【００１１】読み出し制御手段は、前記書き込み制御手
段によってデータの書き込みが終了する度に決定された
次回データを書き込もうとするメモリのの逆のメモリか
らデ―タを読出すようにする。すなわち、前回書き込ま
れたデータ中にエラーが発生していたときは、次回書き
込みを行なうメモリは前回と同じメモリであるので、読
み出しは前回書き込まれたメモリと逆のメモリから行わ
れ、また、前回書き込まれたデータ中にエラーが発生し
ていないときは、次回書き込みを行なうメモリは前回と
逆のメモリであるので、読み出しは前回書き込まれたメ
モリと同じメモリから行われる。

【００１２】なお、勿論、書き込み動作の際、第２のシ
ステムコントロ―ラが第１または第２のメモリに読み出
し動作を行っているときは、この読み出し動作を行って
いるメモリと逆のメモリに前記第１のシステムコントロ
―ラの出力デ―タを書き込むとともに、読み出し動作の
際、第１のシステムコントロ―ラが第１または第２のメ
モリに書き込み動作を行っているときはこの書き込み動
作を行っているメモリと逆のメモリから読み出し動作を
行うようにしている。

【００１３】

【実施例】以下、この発明の実施例を添付図面にしたが
って詳細に説明する。

【００１４】図１はこの発明の実施例を示すもので、こ
の場合図１の実施例は図２に示すデータ伝送システムに
おけるメインコントローラ１００とホストコントローラ
２００との間のデータ伝送を想定している。

【００１５】この図２に示すシステムにおいて、センサ
群１−１，１−２，…１−Ｎは制御対象の機械の各部に
配設され、機械の各部の状態を検出するものである。ア
クチュエータ群２−１，２−２，…２−Ｎは機械の各部
に配設され、機械各部を駆動するものである。これらセ
ンサ群１−Ｎおよびアクチュエータ群２−Ｎはそれぞれ
ノード１０−Ｎ（Ｎ＝１〜Ｎ）に接続されており、これ
らノード１０−１〜１０−Ｎはメインコントローラ１０
０を含んでループ状に直列接続されている。メインコン
トローラ１００は接続された複数のノード１０−１〜１
０−Ｎとのデータ授受制御およびホストコントローラ２
００とのデータ変換を主に行なうものである。ホストコ
ントローラ２００はＰＬＣ（プログラマブルロジックコ
ントローラ）で構成され、前記メインコントローラ１０
０を介して受信したセンサ群からのデータに基ずき前記
アクチュエータ群を駆動制御するデータを作成してこれ
をメインコントローラに与えることなどによって制御対
象の機械各部を統轄制御するものである。

【００１６】図３は、ノードの数Ｎを５とした場合の当
該システムで用いられるデータ信号のフレーム構成を示
すもので、このデータフレーム信号はメインコントロー
ラ１００から送出され、ノード１０−１、１０−２、…
…１０−Ｎを経由した後、メインコントローラ１００に
戻される。なお、同図３（ａ）はメインコントローラ１
００から出力された直後のデータフレーム信号を、同図
（ｂ）、（ｃ）、（ｄ）、（ｅ）はノード１０−１、１
０−２、１０−３、１０−４から出力されるデータフレ
ーム信号を、同図（ｆ）はノード１０−５から出力され
る信号（Ｎ＝５の場合はメインコントローラ１００へ帰
還入力される信号）をそれぞれ示している。　　図３の
フレーム構成における各信号の内容は以下のとおりであ
る。

【００１７】ＳＴＩ；入力データ（センサデータ）ＤＩ
の先頭位置を示す第１のスタートコードＤＩ　　；入力
データ（センサデータ）ＤＩｑ　；第ｑ番目のノードに
接続されたセンサからの入力データ ＳＴＯ；出力データ（アクチュエータ駆動データ）の先
頭位置を示す第２のスタートコード ＤＯ　　；出力データ（アクチュエータ駆動データ）Ｄ
Ｏｑ　；第ｑ番目のノードに接続されたアクチュエータ
への出力データ ＳＰ　　；データ列の終端位置を示すストップコードＣ
ＲＣ；ＣＲＣチェックのためのＣＲＣコードＥＲＲ；エ
ラーの有無、エラー内容およびエラー位置を示すコード
、図２に示した各ノード１０−１〜１０−Ｎでは、図３
（ｂ）〜（ｆ）に示すように、スタートコードＳＴＩと
スタートコードＳＴＯの間に当該ノードに接続されたセ
ンサ１の検出データＤＩｑ　を付加するとともに、スタ
ートコードＳＴＯの後から当該ノードに接続されたアク
チュエータ２への出力データＤＯｑ　を抜き取るよう動
作する。したがって、このシステムでは、メインコント
ローラ１００からノード１０−１に対して図３（ａ）に
示すようなアクチュエータ制御データＤＯを含むデータ
フレ−ム信号を送出すれば、このデータフレーム信号が
ノード１０−１→ノード１０−２→ノード１０−３→ノ
ード１０−４→１０−５へと順次伝播されることにより
上記データフレ−ム信号中のアクチュエータ制御データ
ＤＯが該当するノードへ割り振られるとともに、各ノー
ドで得たセンサ群の検出データが同データフレ−ム信号
中へ取り込まれる。この結果、上記データフレ−ム信号
がメインコントローラ１００へ帰還されたときには、図
３（ｆ）に示すように、アクチュエータ制御データＤＯ
は全てなくなり、センサ群の検出データが同フレーム信
号中に含まれることになる。

【００１８】上記図２に示すシステムにおいて、メイン
コントローラ１００は各ノード１０−Ｎを介して受信し
たデータフレーム信号（図３（ｆ）参照）中のデータ部
分ををホストコントローラ２００へ伝送する処理を行っ
ており、図１の実施例はかかるデータ伝送処理を実行す
る場合を想定している。すなわち図１に示す構成では、
システムコントロ―ラＡはメインコントローラ１００に
対応し、システムコントローラＢはホストコントローラ
２００に対応しており、図１においてはシステムコント
ローラＡからシステムコントロ―ラ（以下コントローラ
と略す）Ｂへデ―タを伝送する場合を想定している。こ
れらコントローラＡ、Ｂは全く非同期に動作している。

【００１９】メモリ２０はコントロ―ラＡ，Ｂの双方か
らアクセス可能な書込み／読出し自在のデュアルポ―ト
メモリ（ＤＰＭ）であり、この場合該デュアルポ―トメ
モリのアドレス「Ａ」の最上位ビット「ＡＬＨ」、又は
「ＡＲＨ」をＨかＬかにすることで、メモリ領域を第４
図に示すようにＨ側およびＬ側に２分割するようになっ
ている。コントロ―ラＡ側からアクセスするときは、「
ＡＬＨ」をＨ／ＬにすることでＨ／Ｌ側領域を選択し、
コントロ―ラＢ側からアクセスするときは「ＡＲＨ」を
Ｈ／ＬにすることでＨ／Ｌ側領域を選択する。すなわち
、この場合メモリ２０は謂ゆる２重化された構成である
。

【００２０】図１中の各信号内容は以下のとおりである
。

【００２１】Ａ；アドレス信号（最上位アドレスは含ま
ない） Ｄ；データ Ｗ；ライト信号（１データ単位） Ｒ；リード信号（１データ単位） ＣＳＬ　　　；メモリ２０の左側（コントローラＡ）か
らのチップセレクト端子。コントローラＡの一連のライ
ト区間の間「Ｌ（ロー）」を保持している 。　　ＣＳＲ　　　；メモリ２０の右側（コントローラ
Ｂ）からのチップセレクト端子。コ　　　　　　　　　
　ントローラＢの一連のリード区間の間「Ｌ（ハイ）」
を保持している。　　　　ＡＬＨ　；メモリ２０の最上
位アドレスビットであり、左側（コントロ―ラＡ側）　
　　　　　　　　　からメモリ２０をＨ／Ｌ領域に２分
割するための信号端子ＡＲＨ　；メモリ２０の最上位ア
ドレスビットであり、右側（コントロ―ラＢ側）　　　
　　　　　　　からメモリ２０をＨ／Ｌ領域に２分割す
るための信号端子 ＡＬ１０；書き込みエリア選択信号（ＬのときＬ領域を
選択し、ＨのときＨ領域を選択） ＡＲ１０；読み出しエリア選択信号（ＬのときＬ領域を
選択し、ＨのときＨ領域を選択） ＤＴＥＲＲ　；伝送するデータのエラーの有無を示す信
号なお、この場合は前述したようにコントロ―ラＡから
コントロ―ラＢへの一方向についてのみのデ―タ転送を
問題としているため、コントロ―ラＡは書込みのみを、
コントロ―ラＢは読出しのみを行なう。またこのデータ
伝送においては、１回ライト区間またはリード区間の間
に複数のデータを処理するようにしており、このためＣ
ＳＬ　　　信号がＬである区間には複数のライト信号Ｗ
が存在し、また同様にＣＳＲ　　　信号がＬである区間
には複数のリード信号Ｒが存在する。また、ＣＳＬ　　
　信号やＣＳＲ　　　信号等のように、記号の後に付し
た　　は論理反転記号すなわちバーに対応しており、　
　が付されたＣＳＬ　　　等の信号はＬで有効となる。

【００２２】コントロール回路３０は、コントロ―ラＡ
から出力されるＣＳＬ　　信号およびコントロ―ラＢか
ら出力されるＣＳＲ　　　信号に基ずき、メモリ２０の
書込み／読出し制御、すなわちＬ側領域およびＨ側領域
に２重化されたメモリ２０のアクセス領域選択制御を行
なうものであり、その詳細構成を図５に示す。

【００２３】コントロール回路３０によるメモリ２０に
対しての書込み／読出し制御の論理構成は以下の通りで
ある。

【００２４】・書き込み論理 コントローラＡからメモリ２０に対する書き込みの際は
、前記データフレーム信号中のデータ部分をメモリ２０
に書き込む度に、正確には書き込みを終了する度に書き
込んだデータのエラーの有無を検出し、該検出したエラ
ーの有無に応じて次回書き込むメモリエリアを決定する
。具体的には、以下の論理■■■によって、書き込みエ
リアが決定される。

【００２５】論理■ Ｌ側領域およびＨ側領域に２重化されたメモリ２０に対
する書き込みは、書き込み開始時に読み出しが行われて
いない場合で、かつ前回の書き込みのときに書き込んだ
データフレーム信号中にエラーが発生していなければ、
前回アクセスしたエリアと逆のエリアを選択する。すな
わち、この場合は、前回のアクセスエリアがＨ側領域で
あったときはこれと逆のＬ側領域を選択し、前回のアク
セスエリアがＬ側領域であったときはこれと逆のＨ側領
域を選択する。

【００２６】論理■ 書き込み開始時に読み出しが行われていない場合で、か
つ前回の書き込みのときに書き込んだデータフレーム信
号中にエラーが発生していれば、前回アクセスしたエリ
アと同じエリアを選択する。すなわち、この場合は、前
回のアクセスエリアがＨ側領域であったときはこれと同
じＨ側領域を選択し、前回のアクセスエリアがＬ側領域
であったときはこれと同じＬ側領域を選択する。

【００２７】論理■ 書き込みを行うときに既に読み出しを行なっているとき
は読み出しを行っている領域の逆側領域に対して書込み
を行う。この論理■の条件が最も優先する。すなわち、
この場合、データフレーム信号中のデータ部分に含まれ
るエラーとはＣＲＣエラーなどの通信エラーを想定して
おり、このためこれらのエラーは散発的に発生する。し
たがって、前回のデータ書き込みの時にデータエラーが
発生していたとしても、今回や次回の書き込みのときに
は正常なデータが書き込まれる確率が高いのである。

【００２８】前記論理■はこの点に着目してなされたも
ので、前回の書き込みのときに書き込んだデータフレー
ム信号中にエラーが発生しているときには、今回の書き
込みのとき前回書き込みのときと同じエリアを選択する
ことで、エラーのない正常なデータでエラーが書き込ま
れたエリアを上書きするようにしている。ただし、エラ
ーが発生していない通常状態ではＨ側領域からＬ側領域
へ、さらにはＬ側領域からＨ側領域へと交互に書き込み
領域を選択するのが前提である。また勿論、書き込みを
行うときに既に読み出しを行なっているときは読み出し
を行っている領域の逆側領域に対して書き込みを行う。

【００２９】なお、図３に示したデータフレーム信号の
サンプリング周期（メインコントローラ１００が上記デ
ータフレーム信号を送受信する周期）は各ノード１０−
１〜１０−Ｎに接続されたセンサやアクチュエータの信
号変化間隔より十分短く設定されている。

【００３０】・読み出し論理 コントローラＢによりメモリ２０の記憶データを読み出
す場合は、前記データフレーム信号中のデータ部分をメ
モリ２０に書き込む度にエラーの有無によって決定され
た次回の書き込みエリアの逆エリアからデータを読み出
すようにする。すなわち、次回の書き込みエリアがＨ側
領域と決定されているならばＬ側領域から読み出しを行
い、次回の書き込みエリアがＬ側領域と決定されている
ならばＨ側領域から読み出しを実行する。

【００３１】すなわち、以下の論理■■によって、読み
出しエリアが決定される。

【００３２】論理■ 読み出しを行うときに書き込みを行なっていないときは
、次に書き込みを行うとして決定された領域の逆側領域
に対して読み出しを行う。

【００３３】論理■ 読み出しを行うときに既に書き込みを行なっているとき
は、書き込みを行っている領域の逆側領域に対して読み
出しを行う。

【００３４】上記■〜■の論理に以下の論理■が追加さ
れている。

【００３５】論理■ 読み出し領域を判定する時刻と書き込み領域を判定する
時刻とを常に異ならせることで、同時刻における領域決
定を防止するようにしている。。例えば、読み出し領域
をシステムクロックＳＣＫ　の立上がりで判断したとき
は、書き込み領域は同システムクロックＳＣＫ　の立下
がりで判断するようにする。

【００３６】以上がコントロール回路３０の論理の概略
である。

【００３７】次に、上記論理を具体化したコントロール
回路３０内の各回路構成を図５にしたがって説明する。

【００３８】図５において、システムコントローラＡは
、先の図２に示した各ノードを経由したデータフレーム
信号を受信部２１で受信し、この受信データをデータ抽
出部２２に入力する。データ抽出部２２は、受信データ
フレーム信号中のデータ部分のみを抽出し、このデータ
部分をＳ／Ｐ変換器２７を介してシリアルデータからパ
ラレルデータに変換した後、メモリ２０のデータ端子Ｄ
に出力する。フレーム開始検出部２３は、例えば先の図
３に示したデータフレーム信号中のスタートコードＳＴ
Ｉを検出することで、データフレーム信号の開始を検出
し、フレーム開始検出信号ＳＴを信号生成部２６および
ゲート３１、３２に入力する。エラー検出部２４は例え
ばＣＲＣチェックなどによってデータフレーム信号中の
エラーを検出し、エラーを検出した場合はエラー検出信
号ＤＴＥＲＲ　をゲート３５に出力する。フレームエン
ド検出部２５は、例えば先の図３に示したデータフレー
ム信号中の終端を検出し、フレームエンド検出信号ＦＥ
をゲート３５およびゲート３８に入力する。信号生成部
２６はフレーム開始検出信号ＳＴに同期して、メモリ２
０のアドレス、ライト信号およびチップセレクト信号Ｃ
ＳＬ　　　を形成し、これらをメモリ２０の各端子に印
加する。

【００３９】ゲート３５は、エラー検出信号ＤＴＥＲＲ
　の論理反転信号とフレームエンド検出信号ＦＥとのア
ンドをとり、そのアンド出力ＮＨをエクスクルシブオア
ゲート３６に出力する。すなわち、このＮＨ信号（ノー
マリーハイ）は、エラーが検出されない通常のときはＨ
（ハイ）であり、エラーが検出されたときのデータフレ
ーム信号の終端時に所定期間の間Ｌ（ロー）となる。

【００４０】ゲート３１〜３３及びフリップフロップ３
４からなる構成は、データフレーム信号の開始時に（信
号ＳＴによる）、セレクタＳＥＬ（ゲート４１〜４３に
よる構成）の出力を選択し、これを次のデータフレーム
信号の開始時まで保持するための構成であり、フリップ
フロップ３４の出力ＡＬ１０を書き込みエリア選択信号
としてメモリ２０のＡＬＨ　端子に出力すると共にこの
信号ＡＬ１０をエクスクルシブオアゲート３６に出力す
る。

【００４１】エクスクルシブオアゲート３６は、先の論
理■、■を実現するための回路であり、今回書き込みを
行っているデータフレーム信号のエラーの有無によって
次回書き込むエリアを決定する。すなわち、ＮＨ信号が
Ｈのときは他方の入力ＡＬ１０を反転して出力すること
で先の論理■を実現し、ＮＨ信号がＬのときは他方の入
力ＡＬ１０をそのまま出力することで先の論理■を実現
している。

【００４２】ゲート３７〜３９およびフリップフロップ
４０からなる構成は、データフレーム信号の終端時に（
信号ＦＥによる）、エクスクルシブオアゲート３６の出
力を選択し、これを次のデータフレーム信号の終端時ま
で保持するための構成であり、フリップフロップ４０の
出力ＮＡＬ１０　は、次回書き込みを行おうとするメモ
リエリアを示している。

【００４３】ゲート４１、４２および４３からなる構成
ＳＥＬは、コントローラＢのチップセレクト信号ＣＳＲ
　　　の状態に応じて先のフリップフロップ４０の出力
ＮＡＬ１０　および読み出しエリア選択信号ＡＲ１０の
反転信号のいずれを選択するかを決定するものであり、
このセレクタ回路ＳＥＬの出力が次回書き込みを行なう
エリアを示す最終データとなる。すなわちコントローラ
Ｂのチップセレクト信号ＣＳＲ　　　がＬであるときは
、コントローラＢがメモリ２０を読み出し中であるので
、読み出しエリア選択信号ＡＲ１０の論理反転信号を選
択することで現在読み出しを行っている逆のエリアを選
択し（論理■）、チップセレクト信号ＣＳＲ　　　がＨ
であるときは、コントローラＢがメモリ２０を読み出し
中ではないので、フリップフロップ４０の出力ＮＡＬ１
０　を出力させることで前回のデータフレーム信号の終
端時点で判定した書き込みエリアを選択する。

【００４４】次に、フリップフロップ４８、４９及びゲ
ート５０からなる構成は、前記コントローラＢのチップ
セレクト信号ＣＳＲ　　　の立下がりを捕らえ、該立ち
下がりのときに短時間の間Ｈになる信号ＣＳＲＢを出力
する。ゲート４４〜４６及びフリップフロップ４７から
なる構成は、読み出しエリアを決定して読み出しエリア
選択信号ＡＲ１０を出力するためのものである。すなわ
ち、チップセレクト信号ＣＳＲ　　　の立下がりのとき
にフリップフロップ４０の出力ＮＡＬ１０　の論理反転
信号を選択し、この信号を次のチップセレクト信号ＣＳ
Ｒ　　　の立下がりのとき間で保持することで、結果的
に先の論理■■を実現している。

【００４５】なお、この図１に示す構成において、書き
込みエリア選択信号ＡＬ１０を出力するフリップフロッ
プ３４はシステムクロックＳＣＫの立ち下がりでデータ
をラッチし、読み出しエリア選択信号ＡＲ１０を出力す
るフリップフロップ４７はシステムクロックＳＣＫの立
ち上りでデータをラッチするようにすることで先の論理
■を実現している。

【００４６】図６は、図５に示した構成の作用を示すタ
イムチャートであり、図中の■〜■は前述した論理■〜
論理■に対応する。また、同図６（ａ）に示すＣＳＬ　
　　信号部分に示した○印で囲まれたＨ、Ｌが最終的に
選択された書き込みエリアを示し、これらの○印で囲ま
れたＨ、Ｌの上に付した論理■〜論理■が、この書き込
みエリアを選択する際に最終的に使われた前記論理を示
している。さらに、同図６（ｆ）に示すＣＳＲ　　　信
号部分に示した○印で囲まれたＨ、Ｌが最終的に選択さ
れた読み出しエリアを示し、これらの○印で囲まれたＨ
、Ｌの上に付した論理■〜論理■が、この読み出しエリ
アを選択する際に最終的に使われた前記論理を示してい
る。

【００４７】このように、この実施例構成によれば、図
５及び図６からも明らかなように、コントローラＡおよ
びコントローラＢは全く同期をとることなくコントロー
ラＡからコントローラＢへのデータ伝送を好適になし得
るとともに、伝送データ中にエラーが含まれていた場合
も、特別なバッファ装置を別個に設けることなくエラー
のないデータ伝送をなし得る用になる。

【００４８】なお、上記実施例では、メモリ２０は最上
位ビットアドレスによって２分割する場合を示したが、
メモリの２重化構成として、最上位ビット以外のビット
でメモリを２分割するようにしてもよく、さらに２つの
異なるチップから成るメモリを用いるようにしてもよい
。また、コントロール回路３０の論理構成も、これらと
同等の機能を達成するものであれば他の任意の論理構成
としてもよい。さらにこの発明は、勿論図２及び図３に
示したシステムのデータ伝送にも適用するようにしても
よい。

【００４９】

【発明の効果】以上説明したようにこの発明によれば、
２つのシステムコントロ―ラ間のデ―タ伝送において、
伝送データ中のエラーの発生の有無に応じてエラーデー
タがエラーのないデータで上書きされるようメモリの書
き込みエリアを選択するようにしたので、伝送データ中
にエラーがある可能性がある場合でも２つのシステムコ
ントロ―ラ間に配置したメモリ以外の特別なバッファメ
モリを用いることなくエラ―のない正確なデ―タ伝送を
高速に成し得る。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図。

【図２】この発明を適用するデータ伝送システムの全体
構成を示すブロック図。

【図３】データフレーム信号の伝播態様を示す図。

【図４】メモリ分割の概念図。

【図５】実施例装置のコントロール回路の詳細回路図。

【図６】実施例装置の作用を示すタイムチャ―ト。

【符号の説明】

Ａ，Ｂ…システムコントロ―ラ、 ２０…メモリ（デュアルポ―トメモリ）、３０…コント
ロール回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１のシステムコントロ―ラの一連の出力
   デ―タが書込まれるとともに、この書込みデ―タを前記
   第２のシステムコントロ―ラへ読出す第１および第２の
   メモリを具え、この第１および第２のメモリを介して前
   記第１のシステムコントロ―ラから第２のシステムコン
   トロ―ラへデ―タを非同期で伝送するデ―タ伝送装置に
   おいて、第１のシステムコントロ―ラの出力デ―タが前
   記第１または第２のメモリに書き込まれる度に、この出
   力データのエラーを検出するエラー検出手段と、第１の
   システムコントロ―ラの出力デ―タが前記第１または第
   ２のメモリに書き込まれる度に、前記エラー検出手段の
   検出出力に応じて次回第１のシステムコントロ―ラの出
   力デ―タを書き込むメモリを選択し、該選択したメモリ
   に対して次回の書き込みを行なう書き込み制御手段と、
   前記第２のシステムコントロ―ラがデータ受信を行うと
   き、前記書き込み制御手段によって選択されたメモリの
   逆のメモリからデ―タを読出す読み出し制御手段と、を
   具え、さらに前記書き込み制御手段は、前記エラー検出
   手段から検出信号が出力されないときは前回書き込んだ
   メモリと逆のメモリに次回の書き込みを行なうとともに
   、前記エラー検出手段から検出信号が出力されたときは
   前回書き込んだメモリと同じメモリに次回の書き込みを
   行なうようにしたことを特徴とするデータ伝送装置。
2. 【請求項２】前記書き込み制御手段は、前記書き込み動
   作の際第２のシステムコントロ―ラが前記第１または第
   ２のメモリに読み出し動作を行っているときはこの読み
   出し動作を行っているメモリと逆のメモリに前記第１の
   システムコントロ―ラの出力デ―タを書き込むとともに
   、読み出し制御手段は、前記読み出し動作の際第１のシ
   ステムコントロ―ラが前記第１または第２のメモリに書
   き込み動作を行っているときはこの書き込み動作を行っ
   ているメモリと逆のメモリから読み出し動作を行うよう
   にしたことを特徴とする請求項１記載のデ―タ伝送装置
   。