SU898414A1 - Устройство дл обмена информацией - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано в телекоммуникационных автоматизированных системах управления различного назначения для двухстороннего обмена информацией между программируемым блоком (например ЭВМ) и блоком передачи данных (например аппаратурной передачи данных).

Известны устройства для обмена информацией, содержащие блок связи, блок контроля, блок управления, блок хранения информации, блок прямого сопряжения и группу интерфейсных блоков Г13 .

Недостатки этих устройств состоят· в их сложности и большом объеме ап- . паратурных затрат.

Наиболее близким к предлагаемому по технической сущности является устройство асинхронного обмена (ретрансляции) информацией управляющей вычислительной машины с устройством телемеханики, содержащее узел буфер2 ной памяти, узел памяти адресов информации, узел нуль-органа, узел интерфейса передачи и узел интерфейса приема со стороны блока передачи дискретной информации, узел интерфейса приема со стороны программируемого блока (управляющей вычислительной машины) , узел управления работой устройства, узел режима записи адреса и выдачи,информации со стороны блока передачи, один вход упомянутого узла режима записи соединен с выходом' узла интерфейса' приема со стороны блока передачи дискретной информации·, вход упомянутого узла интерфейса приема соединен с первым выходом блока передачи, второй выход упомянутого блока передачи соединен со входом уз^к· ла интерфейса передачи, выход упомянутого узла интерфейса передачи соединен с другим входом узла режима записи адреса и выдачи информации, первый выход упомянутого узла режима записи соединен с одним входом узла уп3

равления работой устройства, другой вход упомянутого узла управления соединен с одним выходом узла интерфейса приема со стороны программируемого блока, другой выход упомянутого узла интерфейса приема соединен с первым входом узла буферной памяти, первый выход упомянутого узла памяти соединен с первым входом узла нуль-органа, второй вход упомянутого узла ι нуль-органа соединен с одним выходом узла управления работой устройства , другой выход упомянутого узла управления соединен со вторым входом узла буферной памяти, третий вход упо- ι мянутого узла памяти соединен с выходом узла нуль-органа,третий вход упомянутого узла нуль-органа соединен с выходом узла памяти адресов информации, запрашиваемой блоком передачи, первый вход упомянутого узла памяти адресов соединен со вторым выходом узла режима записи адресов и выдачи информации , третий выход упомянутого узла режима записи соединен с четвертым входом узла буферной памяти, второй выход упомянутого узла памяти соединен со входом блока передачи дискретной информации, выход адресных сигналов упомянутого блока передачи соединен со вторым входом узла памяти адресов информации, запрашиваемой блоком передачи, вход упомянутого узла интерфейса приема со стороны программируемого блока соединен с первым выходом программируемого блока, второй выход которого соединен с пятым входом узла буферной памяти, третий выход упомянутого узла буферной памяти соединен с четвертым входом узла нуль-органа [21.

Недостатки этого устройства состоят в больших аппаратурных затратах, низком быстродействии, а также ограниченных функциональных возможностях и низкой надежности. Указанное устройство обладает значительным временем, затрачиваемым при обмене каждым, байтом информации при вводе и выводе, в связи с необходимостью циклического перемещения каждого байта информации, хранящейся в узле долговременной - памяти при каждом обращении к устройству. Время обмена определяется емкостью и быстродействием узла долговременной памяти, тогда как быстродействие его на один-два порядка > меньше быстродействия логических схем других узлов устройства, участвующих в обмене. Наличие приоритета на запись от программируемого блока приводит к дополнительным задержкам при считывании информации блоком пе5 редачи, так как в этом случае время операции считывания может превышать удвоенное значение время однократного обращения к блоку, что ограничивает быстродействие используемых блоков пе О передачи.

При работе с относительно низкоскоростными блоками передачи возможны потери информации в связи с тем, что замена информации в долговремен5 ной памяти осуществляется без какоголибо контроля факта передачи ранее хранившейся информации блоку передачи, что существенно для информационных систем, осуществляющих отслежи>0 вание различных быстроменяющихся процессов. Устройство не позволяет оперативно изменять вид передаваемой информации и, как правило, может обеспечивать работу только с жестко заданными $ видами информации и адресами в блоке передачи. Однобайтный ввод информации со стороны программируемого блока снижает быстродействие обмена и не позволяет рационально использовать широко распространенный в вычислительной технике шестнадцатиразрядный формат машинного слова. Отсутствие инициативных сигналов на выходе устройства не позволяет уменьшить число обращений к устройству за информаци⁵ ей со стороны блока передачи в случае отсутствия изменения в информации, хранящейся в долговременной памяти, что не позволяет гибко использовать блоки передачи многофункциот ⁰ нального назначения, а также исключает возможность рационального использования каналов связи для передачи другой информации в тех случаях, когда блок передачи работает на кана/т 5 связи. Кроме того, устройство не позволяет организовать передачу экстренных сообщений по инициативе источника информации, в связи с отсутствием возможности с помощью устройства обмена 0 навязать внеочередную передачу блоком передачи одного байта или группы по инициативе программируемого блока. Наличие блока долгбвременной памяти на сдвиговых регистрах с уз5 лом формирования тактовых сигналов, снижая надежность работы устройства и увеличивая вероятность снижения достоверности информации при ее хранении

898414 - 4 в связи с увеличением вероятности тый вход - к четвертому входу устройсбоя в передаче информации в сдвиговых регистрах при многократном переносе информации, требует дополнительного использования в устройстве бу- _s ферной памяти адресной и информационной как со стороны приема, так и со стороны передачи, узла нуль-органа, достаточно сложного узла управления режимом записи и считывания и ю узла управления работой устройства*.

Целью изобретения является сокращение аппаратурных затрат и повышение быстродействия, а также повышение надежности устройства, исключая 15 потери информации, участвующей в обмене и расширении функциональных возможностей за счет обеспечения программно-заданного режима обмена информацией с переменным форматом сообще- од ния в сопровождении одной или нескольких адресных посылок на каждое сообщение как по инициативе программируемого блока, так и по инициативе блока передачи дискретной информации, обеспечения функциональной настройки (адаптации) режиме обмена к скорости передачи блока передачи дискретной информации, работающего с переменной скоростью передачи. „

Поставленная цель достигается тем, что в устройство, содержащее узлы согласования интерфейса приема и передачи, входы которых являются соответственно первым и вторым входами устройства, и узел буферной памяти, первый и второй входы которого подключены соответственно к третьему входу устройства и первому выходу узла согласования интерфейса приема, введены узел формирования сигнала состояния устройства, узел памяти формата сообщения, узел дешифрации адреса посылки, узел формирования инициативного сигнала передачи и узел выявления . очередности и момента передачи очередного байта сообщения, причем первый вход узла выявления очередности и момента передачи очередного байта сообщения подключен к выходу узла буферной памяти, второй вход - к пер-⁵⁰ вону выходу узла согласования интерфейса передачи, соединенного вторым выходом с первым входом узла формирования сигнала состояния устройства, третий вход - к первому выходу узла ³⁵ памяти формата сообщения, вторым выходом соединенного со входом узла дешифрации адреса посылки, а четвер ства, первый выход узла дешифрации адреса посылки соединен с первым выходом устройства, выход узла формирования сигнала состояния устройства ' соединен со вторым выходом устройства, а второй и третий входы - соответственно с первыми выходами узла согласования интерфейса приема и узла выявления очередности и момента передачи очередного байта сообщения, пятый вход которого подключен ко второму выходу узла дешифрации адреса посылки, третьим выходом соединенного с первым входом узла формирования инициативного сигнала передачи, второй выход - ко второму входу узла фор-. мирования инициативного сигнала передачи, третьим входом и выходом соединенного соответственно с третьим выхбдом узла согласования интерфейса передачи и третьим выходом устройства, а третий выход г к четвертому выходу устройства, первый и второй входы узла памяти формата сообщения соединены соответственно со вторым выходом узла согласования интерфейса приема и третьим входом устройства, а также тем, что узел выявления очередности и момента передачи очередного байта сообщения содержит схему сравнения, первый и второй выходы которой являются соответственно первым и вторым выходами узла, а первый, второй и третий входы - подключены соот-. ветственно к выходу дешифратора номера очередного байта и второму и третьему входам узла, и преобразователь параллельного кода сообщения в последовательный код, первый и второй входа и выход которого соединены соответственно с первым и четвертым входами и третьим выходом узла, третий вход - с третьим выходом схемы сравнения, первый и второй входы дешифратора номера очередного байта подключены соответственно к четвертому и пятому входам узла, и тем, что узел формирования сигнала состояния устройства содержит два элемента И и триггер, первый вход которого соединен со вторым входом узла, а второй вход - с инверсным выходом первого элемента И, входы которого подключены соответствеуно к первому и третьему входам узла, а прямой выход - к первому входу второго элемента И, второй вход и выход которого подсоединены соот-, ветственно к выходу триггера и выхо

8984 ду узла, и тем, что узел формирования инициативного сигнала передачи содержит элемент ИЛИ, соединенный входами соответственно с первым и вторым входами узла, и триггер, входы _s и выход которого подключены соответственно к выходу элемента ИЛИ и третьему, входу и выходу узла.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - схема узла to формирования инициативного сигнала передачи; на фиг. 3 “ схема узла,формирования сигнала состояния устройства.

Устройство (фиг. 1) содержит узел <5 1 буферной памяти (один шестнадцатиразрядный регистр), узел 2 согласования интерфейса приема, узел 3 согласования интерфейса передачи, узел 4 формирования сигнала состояния уст- ₂о ройства, узел 5 памяти формата сообщения (один шестнадцатиразрядный регистр), узел 6 дешифрации адреса посылки, узел 7 формирования инициативного сигнала передачи, узел 8 вы- 25 явления очередности и момента передачи очередного байта сообщения, программируемый блок (ЭВМ) 9 и блок 10 передачи (аппаратура передачи данных).

Узел 8 включает дешифратор 11 но- ₃₀ мера очередного байта сообщения блока 10, схему 12 сравнения, преобразователь 13 параллельного кода сообщения в последовательный код. ·

Узел 7 формирования инциативного сигнала передачи содержит (фиг. 2) элемент ИЛИ 14 и триггер 15·

Узел 4 формирования сигнала состояния устройства содержит (фиг. 3) первый элемент И 16, триггер 17 и . второй элемент И 18.

Первый, второй выходы и вход программируемого блока 9 соединены соответственно к первому, третьему входам и второму выходу устройства, первыйтретий входы и первый, второй выходы ⁴³ блока 10 - соответственно к первому, четвертому, третьему выходам и второму, четвертому входам устройства.

В режиме ожидания при отсутствии в буферной памяти очередного сообще- 5© ния устройство находится в состоянии, когда в цепях внешних связей с программируемым блоком 9 и блоком 10 передачи существует только сигнал на выходе узла 4 состояния устройства, 35 активно воздействующий на внешний блок 9, наличие этого сигнала являет ся необходимым и достаточным услови14 8 ем для начала работы с устройством асинхронного обмена.

Дешифратор 11 номера очередного байта сообщения осуществляет счет и дешифрацию порядковых номеров сигналов, поступающих с четвертого входа узла 8, последовательность и число которых соответствует последовательности и числу байт в сообщении, передаваемом блоком 10 передачи. В начальное состояние, соответствующее передаче первого адресного байта сообщения, дешифратор 11 устанавливается при поступлении сигнала с пятого входа узла 8.

Схема 12 сравнения осуществляет сравнение поступающего с выхода дешифратора 11 порядкового номера байта сообщения, передаваемого блоком 10, и очередного номера байта сообщения, передаваемого устройством, порядковый номер которого формирует,ся сигналом на третьем входе узла 8 и счетной схемой, определяющей передачу четного или нечетного байта двухбайтового слова узла I буферной памяти. При совпадении упомянутых номеров байтов на втором выходе узла 8 формируется сигнал наличия очередного байта информации, а после поступления на второй вход узла 8 сигнала разрешения вывода устройством очередного байта на третий выход схемы 12 сравнения поступает сигнал разрешения передачи четного (нечетного) байта информации. Схема 12 осуществляет дешифрацию состояния окончания передачи устройством очередного слова, хранящегося в узле 1 буферной памяти, и формирование сигнала окончания передачи на первом выходе узла 8.

Преобразователь 13 параллельного кода в последовательный код осуществляет последовательное считывание очередного байта информации, поступающей параллельным кодом на первый вход узла 8, и трансляцию каждого байта на третий выход узла 8 при наличии сигнала разрешения передачи на третьем входе преобразователя 13 и при наличии тактирующей последовательности сигналов на четвертом входе узла 8.

Устройство работает следующим образом.

При вводе адресной или информационной посылки с первого выхода программируемого блока 9 поступают интерфейсные сигналы на вход узла 2, а

8984 со второго выхода - адресные или информационные сигналы поступают на первый вход узла 1.

При появлении необходимости передачи сообщения от программируемого 5 блока 9 к блоку 10 блок 9, обнаружив сигнал состояния устройства, на своем входе осуществляет двухтактный ввод информации в устройство. На первом такте с первого выхода блока 9 10 поступают интерфейсные сигналы на вход узла 2, со второго выхода блока поступает информация формата сообщения на второй вход узла 5, которое записывается в память при наличии раз-)5 решающего сигнала на втором выходе узла 2, соединенного с первым входом узла 5·

На втором такте в сопровождении интерфейсных сигналов на первом вы- ₁₀ ходе блока 9 на первый вход узла 1 поступает код адреса сообщения и при наличии разрешающего сигнала на втором входе узла 1 он записывается в память узла 1. Одновременно сигнал с 25 первого выхода узла 2 поступает на второй вход узла 4, срабатывает триггер 17 и снимает сигнал с выхода узла 4, запрещая тем самым ввод новой информации в буферную память устрой- ₃₀ ‘•ства. Узел 6 выявляет во введенном в узел 5 формате признак адресной посылки и формирует на своем первом выходе сигнал настройки блока 10 на начало сообщения, на втором выходе - ₃₅ сигнал установки узла 8, а на третьем выходе - сигнала передачи, запоминаемого в триггере 15 узла 7 и поступающего на третий вход блока 10 как признак наличия информации для передачи в узле 1 буферной памяти устройства. Наличие одновременно двух , одинаковых сигналов на первом и третьем входах блока 10-является необходимым и достаточным условием подготовки его к передаче первой адресной ⁴⁵ посылке в начале нового сообщения, поступающего от устройства.

По истечении времени, определяемого алгоритмом перестройки передающего блока 10, с выхода первого блока ³³ на вход узла 3 поступают сигналы, обеспечивающие появление сигналов на первом, втором и третьем выходах узла 3. Сигнал, поступающий с первого выхода узла 3, обеспечивает разреше- SS ние вывода кода адреса сообщения из узла 1 через первый вход узла 8 и третий выход узла 8 на второй вход . Ю блока 10. Сигнал, поступающий со второго выхода узла 3 на первый вход узла 4, при наличии сигнала, поступающего с первого выхода узла 8 и свидетельствующего о том, что вся информация из узла 1 передана на третий выход узла 8, обеспечивает формирование на выходе узла 4 состояния устройства сигнала, поступающего на вход программируемого блокам извещающего последний о возможности ввода очередной информационной посылки заказанного сообщения. Сигнал, поступающий с третьего выхода узла 3 на третий вход узла 7 для сброса триггера 15, формируется до появления сигналов на выходе первом и втором узла 3 и обеспечивает однократность ввода очередного байта сообщения в &ιοκ 10 передачи, так как при его появления узел 7 снимает сигнал на своем выходе, прекращая действие инициативного сигнала на третий вход блока 10 передачи. С момента появления сигнала на выходе узла 4 устройство находится в исходном состоянии с той лишь разницей, что в узле 8 включен счетчик, обеспечивающий счет передаваемых бай тов информации в сообщении с помощью сигналов, поступающих на его четвертый вход.

В следующий момент времени, продолжительность которого определяется временем передачи блоком 10 адресной посылки, возможны три режима развития процесса обмена.

Режим ввода очередного сообщения в устройство. Программируемый блок 9 вводит в узел 1 буферной памяти два очередных информационных байта. В этом случае в очередном разряде формата сообщения присутствует признак информации и узел 5 на первом выходе выставляет сигнал, что позволяет в узле 8 выявить момент заказа связи с блоком 10 и сформировать сигнал, поступающий на второй вход узла 7 для формирования инициативного сигнала. Следствием сигнала на третьем входе блока 10 будут интерфейсные сигналы на первом выходе блока 10, что приведет к считыванию из узла 1 первого байта посылки и заказа через узел 7 новой связи для передачи второго байта сообщения, что и произойдет по истечении времени, необходимого для передачи блоком 10 первого информационного байта.

1

В период времени, с момента поступления очередной информационной посылки и до вывода второго байта посылки на блок 10, равный времени передачи одного байта бюком 10, сигнал состоя··, ния на выходе узла 4 не восстанавливается, так как на третий вход узла 4 сигнал не поступает. После вывода в блок 10 двух байт, хранившихся в узле 1 буферной памяти, на первом и К третьем входах узла 4 одновременно присутствуют сигналы, обеспечивающие формирование на элементах И 16 и 18 сигнала состояния.

Режим начала ввода нового сообще- is ния. Программируемый блок 9 принимает решение не передавать ранее подготовленное решение, а передать более экстренное новое. Этот режим обеспечивается за счет внеочередной 2t передачи адреса нового Сообщения, не дожидаясь окончания передачи предыдущего сообщения. Перестройка устройства и блока 10 осуществляется аналогично описанному режиму передачи 25 адресной посылки между блоками 9 и 10. Наличие абсолютного приоритета в устройстве для передачи адреса обеспечивает прерывание передачи любого сообщения в произвольном месте для эо передачи экстренных сообщений.

Режим отсутствия очередной информационной посылки. Программируемый блок 9 принимает решение не передавать значение очередных двух байт ин~₃₅ формации в связи с отсутствием в последних новой информации. В этом случае блок 10, не получив своевременно «Нередкого байта, либо передает нулевое значение информации, что являет- ₄₀ ся признаком отсутствия информации, либо, если этот признак не может быть

12

Таким образом, устройство при меньших аппаратурных затратах обеспечивает трансляцию информации от первого входа узла 1 до третьего выхода узла 8 за время, не превышающее несколько тактов работы логических элементов, примененных в устройстве, вследствие чего истинное время обмена информацией определяется в основном скоростными характеристиками блока 10 передачи. Кроме того, устройство позволяет осуществлять обмен информацией как по инициативе блока передачи, так и по инициативе программируемого блока и обеспечить настройку устройства на обмен различным форматом сообщения. Число информационных посылок и место каждой из них в сообщении задано состоянием отдельных разрядов узла памяти формата сообщения. Устройство позволяет также по инициативе программируемого блока обеспечить настройку устройства и блока передачи на начало передачи произвольного сообщения, адрес которого поступает из буферной памяти через узел выявления очередности на один из входов блока передачи дискретной информации. Наличие узла дешифрации позволяет обеспечить прерывание передачи любого сообщения для организации передачи нового экстренного сообщения. В устройстве исключена потеря информации в связи с невозможностью ввода в узел буферной памяти новой информационной посылки до тех пор, пока ранее хранившаяся посылка не будет передана блоку передачи, и на выходе узла формирования сигнала состояния не появится сигнал, разрешающий ввод новой информационной посылки.

использован, передает умышленно искаженный код защиты, что позволяет браковать очередную посылку в пункте при45 ема.

Аналогичная ситуация возникает в случае, если программируемый блок 9 опоздал с пересылкой очередной ин- > формационной посылки или в случае окончания сообщения. В последнем случае блок 10 передачи по истечении заданного времени переходит в режим ожидания или организует передачу другой информации при его многофункциональном ³⁵ использовании до тех пор, пока не будет сформирован инициативный сигнал на третьем входе блока 10 передачи.

Claims (3)

1. Изобретение относитс  к вычисли- тельной технике и может быть использ вано в телекоммуникационных автомати зированных системах управлени  различного назначени  дл  двухстороннего обмена информацией между программируемым блоком (например ЭВМ) и бло ком передачи данных (например аппаратурной передачи данных). Известны устройства дл  обмена ин формацией, содержащие блок св зи, блок контрол , блок управлени , блок хранени  информации, блок пр мого сопр жени  и группу интерфейсных бло ков ПЗ . Недостатки этих устройств состо т в их сложности и большом объеме аппаратурных затрат. Наиболее близким к предлагаемому по технической сущности  вл етс  устройство асинхронного обмена (ретрансл ции ) информацией управл ющей вычислительной машины с устройством телемеханики, содержащее узел буферной пам ти, узел пам ти адресов информации , узел нуль-органа, узел интерфейса передачи и узел интерфейса приема со стороны блока передачи ди скретной информации, узел интерфейса приема со стороны программируемого блока (управл ющей вычислительной машины ) , узел управлени  работой устройства , узел режима записи адреса и выдачи,информации со стороны блока передачи, один вход упом нутого узла режима записи соединен с выходом узла интерфейса приема со стороны блока передачи дискретной информации , вход упом нутого узла интерфейса приема соединен с первым выходом блока передачи, второй выход упом нутого блока передачи соединен со входом ла интерфейса передачи, выход упом нутого узла интерфейса передачи соединен с другим входом узла режима записи адреса и выдачи информации, первый выход упом нутого узла режима записи соединен с одним входом узла уп«3 равлени  работой устройства, другой вход упом нутого узла управлени  сое динен с одним выходом узла интерфейса приема со стороны программируемого блока, другой выход упом нутого узла интерфейса приема соединен с пе вым входом узла буферной пам ти, пер вый выход упом нутого узла пам ти соединен с первым входом узла нуль-о гана, второй вход упом нутого узла нуль-органа соединен с одним выходом узла управлени  работой устройства , другой выход упом нутого узла управлени  соединен со вторым входом узла буферной пам ти, третий вход упо м нутого узла пам ти соединен с выхо дом узла нуль-органа,третий вход упом  нутого узла нуль-органа соединен с выходом узла пам ти адресов информации запрашиваемой блоком передачи, первый вход упом нутого узла пам ти адресов соединен со вторым выходом узла режима записи адресов и выдами информации , третий выход упом нутого узла режима записи соединен с четвертым входом узла буферной пам ти, вто рой выход упом нутого узла пам ти соединен со входом блока передачи /: искретной информации, выход адресных сигналов упом нутого блока переда чи соединен со вторым входом узла пам ти адресов информации, запрашивае мой блоком передачи, вход упом нутого узла интерфейса приема со стороны программируемого блока соединен с пер вым выходом программируемого блока, второй выход которого соединен с п тым входом узла буферной пам ти, третий выход упом нутого узла буферной пам ти соединен с четвертым входом узла нуль-органа 2. Недостатки этого устройства состо т в больших аппаратурных затратах, низком быстродействии, а также ограниченных функциональных возможност х и низкой надежности. Указанное устройство обладает значительным временем , затрачиваемым при обмене каждым байтом информации при вводе и выводе в св зи с необходимостью циклического перемещени  каждого байта информации , хран щейс  в узле долговременной -пам ти при каждом обращении к устройству. Врем  обмена определ ет с  емкостью и быстродействием узла долговременной пам ти, тогда как быст родействие его на один-два пор дка меньше быстродействи  логических схем других узлов устройства, участвующих в обмене. Наличие приоритета на запись от программируемого блока приводит к даполнительным задержкам при считывании информации блоком передачи , так как в этом случае врем  операции счить1вани  может превышать удвоенное значение врем  однократного обращени  к блоку, что ограничивает быстродействие используемых блоков пе передачи. При работе с относительно низкоскоростными блоками передачи возможны потери информации в св зи с тем, что замена информации в долговременной пам ти осуществл етс  без какоголибо контрол  факта передачи ранее хранившейс  информации (VioKy передачи , что существенно дл  информационных систем, осуществл ющих отслеживание различных быстромен ющихс  процессов . Устройство не позвол ет оперативно измен ть вид передаваемой информации и, как правило, может обеспечивать работу только с жестко заданными видами информации и адресами в блоке передачи. Однобайтный ввод информации со стороны программируемого блока снижает быстродействие обмена и не позвол ет рационально использовать широко распространенный в вычислительной технике шестнадцатиразр дный формат машинного слова. Отсутствие инициативных сигналов на выходе устройства не позвол ет уменьшить число обращений к устройству за информацией со стороны блока передачи в случае отсутстви  изменени  в информации , хран щейс  в долговременной пам ти , что не позвол ет гибко использовать блоки передачи многофункционального назначени , а также исключает возможность рационального использовани  каналов св зи дл  передачи другой информации в тех случа х, когда блок передачи работает на кана/т св зи. Кроме того, устройство не позвол ет организовать передачу экстренных сообщений по инициативе источника информации, в св зи с отсутствием возможности с помощью устройства обмена нав зать внеочередную передачу блоком передачи одного байта или группы по инициативе программируемого блока. Наличие блока долгЬвременной пам ти на сдвиговых регистрах с узлом формировани  тактовых сигналов, снижа  надежность работы устройства и увеличива  веро тность снижени  достоверности информации при ее хранении в св зи с увеличением веро тности сбо  в передаче информации в сдвиговых регистрах при многократном переносе информации, требует дополнитель ного использовани  в устройстве буферной пам ти адресной и информационной как со стороны приема, так и со стороны передачи, узла нуль-органа , достаточно сложного узла управлени  режимом записи и считывани  и узла управлени  работой устройства. Целью изобретени   вл етс  сокращение аппаратурных затрат и повышение быстродействи , а также повышение надежности устройства, исключа  потери информации, участвующей в обмене и расширении функциональных воз мс кностей за счет обеспечени  программно-заданного режима обмена инфо мацией с переменным форматом сообщеНИН в сопровождении одной или нескольких адресных посылок на каждое сообицение как по инициативе программируемого блока, так и по инициативе блока передачи дискретной информации обеспечени  функциональной настройки (адаптации) режиме обмена к скорости передачи блока передачи дискретной информации, работающего с переменной скоростью передачи.. Поставленна  цель достигаетс  тем что а устройство, содержащее узлы со ласовани  интерфейса приема и переда чи, входы которых  вл ютс  соответственно первым и вторым входaNW устройства , и узел буферной пам ти, пер вый и второй входы которого подключены соответственно к третьему входу устройства и первому выходу узла сог ласовани  интерфейса приема, введены узел формировани  сигнала состо ни  устройства, узел пам ти формата соо&amp;цени , узел дешифрации адреса по сылки, узел формировани  инициативно го сигнала передачи и узел вы влени  очередности и момента передачи очередного байта сообщени , причем первый вход узла вы влени  очередности и момента передачи очередного байта сообщени  подключен к выходу узла буферной пам ти, второй вход - к пер воиу выходу узла согласовани  интерфейса передачи, соединенного вторым выходом с первым входом узла формиро вани  сигнала состо ни  устройства, третий вход - к первому выходу узла пам ти формата сообщени , вторым выходом соединенного со входом узла .дешифрации адреса посылки, а четвертыи вход - к четвертому входу устройства , первый выход узла дешифрации адреса посылки соединен с первым выходом устройства, выход узла формировани  сигнала состо ни  устройства соединен со вторым выходом устройства , а второй и третий входы - соответственно с первыми выходами узла согласовани  интерфейса приема и узла вы влени  очередности и момента передачи очередного байта сообщени , п тый вход которого подключен ко второму выходу узла дешифрации адоеса посылки, третьим выходом соединенного с первым входом узла формировани  инициативного сигнала передачи, второй выход - ко вт ррому входу узла формировани  инициативного сигнала передачи , третьим входом и выходом соединенного соответственно с третьим выхбдом узла согласовани  интерфейса передачи и третьим выходом устройства, а третий выход г к четвертому выходу устройства, первый и второй входы узла пам ти формата сообщени  соединены соответственно со вторым ваходом узла согласовани  интерфейса приема и третьим входом устройства, а также тем, что узел вы влени  очередности и момента передачи очередного байта сообщени  содержит схему сравнени , первый и второй выходы которой  вл ютс  соответственно первым и вторым выходами узла, а первый, второй и третий входы - подключены соответственно к выходу дешифратора номера очередного байта и второму и третьему входам узла, и преобразователь пАраллельного кода сообщени  в последовательный код, первый и второй и выход которого соединены соответственно с первым и четвертым входами и третьим выходом узла, третий вход - с третьим выходом схемы сравнени , первый и второй входы дешифратора номера очередного байта подключены соответственно к четвертому и п тому входам узла, и т-ем, что узел формировани  сигнала состо ни  устройства содержит дза элемента И и триггер, первый вход которого соединен со вторым входом узла, а второй вход - с инверсным выходом первого элемента И, входы которого подключены соответCTBeiriHo к первому и третьему входам узла, а пр мой выход - к первому ду второго элемента И, второй вход и выход которого подсоединены соот-, ветствеино к выходу триггера и выхо78 ду узла, и тем, что узел формировани  инициативного сигнала передами содержит элемент -ИЛИ, соединенным входами соответственно с первым и вт рым входами узла, и триггер, входы и выход которого подключены соответственно к выходу элемента ИЛИ и трет ему, входу и выходу узла. На фиг. 1 представлена блок-схем устройства; на фиг. 2 - схема узла формировани  инициативного сигнала передачи , на фиг. 3 схема узла, фор мировани  сигнала состо ни  устройства . Устройство (фиг. 1) содержит узел 1 буферной пам ти (один шестнадцатиразр дный регистр), узел 2 согласова ни  интерфейса приема, узел 3 согласовани  интерфейса передачи, узел k формировани  сигнала состо ни -устройства , узел 5 пам ти формата сообщени  (один шестнадцатиразр дный регистр), узел 6 дешифрации адреса посылки, узел 7 формировани  инициативного сигнала передачи, узел 8 вы влени  очередности и момента переда чи очер.едного байта сообщени , прогр мируемый блок (ЭВМ) 9 и блок 10 пере дачи (аппаратура передачи данных). Узел 8 включает дешифратор 11 номера очередного байта сообщени  блока 10, схему 12 сравнени , преобразователь 13 параллельного кода сообщени  в последовательный код. Узел 7 формировани  инциативного сигнала передачи содержит (фиг. 2) элемент ИЛИ Н и триггер 15. Узел k формировани  сигнала состо ни  устройства содержит (фиг. З) первый элемент И 16, триггер 17 и второй элемент И 18. Первый, второй выходы и вход программируемого блока 9 соединены соот ветственно к первому, третьему входа и второму выходу устройства, первыйтретий входы и первый, второй выходы блока 10 - соответственно к первому, четвертому, третьему выходам и второ му, четвертому входам устройства. В режиме ожидани  при отсутствии в буферной пам ти очередного сообщени  устройство находитс  в состо нии когда в цеп х внешних св зей с программируемым блоком 9 и блоком 10 передачи существует только сигнал на выходе узла k состо ни  устройства, активно воздействующий на внешний блок 9, наличие этого сигнала  вл ет с  необходимым и достаточным услови8 ем дл  начала работы с устройством асинхронного обмена. Дешифратор 1 1 очередного байта сообщени  осуществл ет счет и дешифрацию пор дковых номеров сигналов , поступающих с четвертого входа узла 8, последовательность и число которых соответствует последовательности и числу байт в сообщении, передаваемом блоком 10 передачи. В начальное состо ние, соответствующее передаче первого адресного байта сообщени , дешифратор 11 устанавливаетс  при поступлении сигнала с п того входа узла 8, Схема 12 сравнени  осуществл ет сравнение поступающего с выхода дешифратора 11 пор дкового номера байта сообщени , передаваемого блоком 10, и очередного номера байта сообщени , передаваемого устройством, пор дковый номер которого формирует .с  сигналом на третьем входе узла 8 и счетной схемой, определ ющей передачу четного или нечетного байта двухбайтового слова узла I буферной пам ти . При совпадении упом нутых номеров байтов на втором выходе узла 8 формируетс  сигнал наличи  очередного байта информации, а после поступлени  на второй вход узла 8 сигнала разрешени  вывода устройством очередного байта на третий выход схемы 12 сравнени  поступает сигнал разрешени  передачи четного (нечетного) байта информации. Схема 12 осуществл ет дешифрацию состо ни  окончани  передачи устройством очередного слова , хран щегос  в узле 1 буферной пам ти, и формирование сигнала окончани  .передачи на первом выходе узла 8. Преобразователь 13 параллельного кода в последовательный код осуществл ет последовательное считывание очередного байта информации, поступающей параллельным кодом на первый вход узла 8, и трансл цию каждого байта на третий выход узла 8 при наличии нала разрешени  передачи на третьем входе преобразовател  13 и при наличии тактирующей последовательности сигналов на четвертом входе узла 8. Устройство работает следующим образом . При вводе адресной или информационной посылки с первого выхода программируемого блока 9 поступают интерфейсные сигналы на вход узла 2, а 98 со второго выхода - адресные или информационные сигналы поступают на первый вход узла 1. При по влении необходимости передачи сообщени  от программируемого блока 9 к блоку 10 блок 9, обнаружив сигнал состо ни  устройства, на своем входе осуществл ет двухтактный ввод информации в устройство. На пер. вом такте с первого выхода блока 9 поступают интерфейсные сигналы на вход узла 2, со второго выхода блока 9поступает информаци  формата сообщени  на второй вход узла 5 которое записываетс  в пам ть при наличии pa решающего сигнала на втором выходе узла 2, соединенного с первым входом узла 5На втором такте в сопроаождении интерфейсных сигналов на первом выходе блока 9 на первый вход узла 1 поступает код айреса сообщени  и при наличии разрешающего сигнала на втором входе узла 1 он записываетс  в пам ть узла 1. Одновременно сигнал с первого выхода узла 2 поступает на второй вход узла , срабатывает триг гер 17 и снимает сигнал с выхода узла , запреща  тем самым ввод новой информации в буферную пам ть устрой cт8a . Узел 6 вы вл ет во введенном в узел 5 формате признак адресной по сылки и формирует на своем первом вы ходе сигнал настройки блока 10 на начало сообщени , на втором выходе сигнал установки узла 8, а на третьем выходе - сигнала передачи, запоминаемого в триггере 15 узла 7 и поступающего на третий вход блока 10 как признак наличи  информации дл  передачи в узле 1 буферной пам ти ус ройства. Наличие одновременно двух k одинаковых сигналов на первом и трет ем входах блока 10- вл етс  необходи мым и достаточным условием подготовки его к передаче первой адресной посылке в начале нового сообщени , поступающего от устройства. По истечении времени, определ емо го алгоритмом Перестройки передающего блока 10, с выхода первого блока 10на вход узла 3 поступают сигналы, обеспечивающие по вление сигналов на первом, втором и третьем выходах узла 3 Сигнал, поступающий с первого выхода узла 3s обеспечивает разрешение вывода кода адреса сообщени  из узла 1 через первый вход узла 8 и третий выход узла В на второй вход . 10 блока 10. Сигнал, поступающий со второго выхода узла 3 на первый вход узла k, при наличии сигнала, поступающего с первого выхода узла 8 и свидетельствующего о том, что вс  информаци  из узла 1 передана на третий выход узла 8, обеспечивает формирование на выходе узла k состо ни  устройства сигнала, поступающего на вход программируемого блока и извещающего последний о возможности ввода очередной информационной посылки заказанного сообщени . Сигнал, поступающий с третьего выхода узла 3 на . третий вход узла 7 дл  сброса триггера 15, формируетс  до по влени  сигналов на выходе первом и втором узла 3 и обеспечивает однократность ввода очередного байта сообщени  в &amp;1ок 10 передачи, так как при его по влени  узел 7 снимает сигнал на своем выходе , прекраща  действие инициативного сигнала на третий вход блока 10 передачи . С момента по влени  сигнала на выходе узла устройство находитс  в исходном состо нии с той лишь разницей , что в узле 8 включен счетчик, обеспечивающий счет передаваемых бай тов информации в сообщении с помощью сигналов поступающих на его четвертый вход. В следующий момент времени, продолжительность которого определ етс  временем передами блоком 10 адресной, посылки, возможны три режима развити  процесса обмена. Режим ввода очередного сообщени  в устройство. Программируемый блок 9 вводит в узел 1 буферной пам ти два очередных информационных байта. В этом случае в очередном разр де формата сообщени  присутствует признак информации и узел 5 на первом выходе выставл ет сигнал, что позвол ет в узле 8 вы вить момент заказа св зи с блоком 10 и сформировать сигнал, поступающий на второй вход узла 7 дл  формировани  ииициатиБНОго сигнала. Следствием сигнала на третьем входе блока 10 будут интерфейсные сигналы на первом выходе блока 10, что приведет к считыванию из узла 1 первого байта посылки и заказа через узел 7 новой св зи дл  передачи второго байта сообщени , что и произойдет по истечении времени, необходимого дл  передачи блоком 10 первого информационного байта. В период времени, с момента посту лени  очередной информационной посыл ки и до вывода второго байта посылки на блок 10, равный времени передачи одного байта ЕЬоком 10, сигнал состо ни  на выходе узла k не восстанавливаетс , так как на третий вход узла Ц сигнал не поступает. После вывода в блок 10 двух байт, хранившихс  в узле 1 буферной пам ти, на первом и третьем входах узла k одновременно присутствуют сигналы, обеспечивающие формирование на элементах И 16 и 18 сигнала состо ни . Режим начала ввода нового сообщени . Программируемый блок 9 принима ет решение не пе.редзвать ранее подготовленное решение, &amp; передать более экстренное новое. Этот режим обеспечиваетс  за счет внеочередной передачи адреса нового Сообщени , не дожида сь окончани  передачи предыдущего сообщени . Перестройка устройства и блока 10 осуществл етс  ан логично описанному режиму передачи адресной посылки между блоками 9 и 10. Наличие абсолютного приоритета в устройстве дл  передачи адреса обес печивает прерывание передачи любого сооба4ени  в произвольном месте дл  передачи экстренных сообщений. Режим отсутстви  очередной информационной посылки. Программируек«)й блок 9 принимает решение не передавать значение очередных двух байт ин формации в св зи с отсутствием в пос ледних новой информации, В этом случае блок 10, не получив своевременно онередного байта, либо передает нуле вое значение информации, что  вл етс  признаком отсутстви  инфЬрмации, либо, если этот признак не может быт использован, передает умышленно искаженный код защиты, что позвол ет браковать очередную посылку в пункте при ема. Аналогична  ситуаци  возникает в случае, если программируемый блок 9 опоздал с пересылкой очередной ин- . формационной посылки или в случае окончани  сообщени . В последнем случае блок 10 передачи по истечении заданного времени переходит в режим ожи дани  или организует передачу другой .информации при его многофункциональном использовании до тех пор, пока не будет сформирован инициативный сигнал на третьем входе блока 10 передачи. Таким образом, устройство при меньших аппаратурных затратах обеспечивает трансл цию информации от первого входа узла 1 до третьего выхода узла 8 за врем , не превышающее несколько тактов работы логических элементов, примененных в устройстве, вследствие чего истинное врем  обмена информацией определ етс  в основном скоростными характеристиками блока 10 передачи. Кроме того, устройство позвол ет осуществл ть обмен информацией как по инициативе блока передачи , так и по инициативе программируемого блока и обеспечить настройку устройства на обмен различным форматом сообщени . Число информационных посылок и место каждой из них в сообщении задано состо нием отдельных разр дов узла пам ти формата сообщени . Устройство позвол ет также по инициативе программируемого блока обеспечить настройку устройства и блока передачи на начало передачи произвольного сообщени , адрес которого поступает из буферной пам ти через узел вы влени  очередности на один из входов блока передачи дискретной информации. Наличие узла дешифрации позвол ет обеспечить прерывание передачи любого сообщени  дл  организации передачи нового экстренного сообщени , В устройстве исключена потер  информации в св зи с невозможностью ввода в узел буферной пам ти ноеой информационной посылки до тех пор, пока ранее хранивша с  посылка не будет передана блоку передачи, и на выходе узла формировани  сигнала состо ни - не по витс  сигнал, разрешающей ввод новой информационной посылки. Формула изобретени  1, Устройство дл  обмена информацией , содержащее узлы согласовани  интерфейса приема и передами, входы которых  вл ютс  соответственно первым и вторым входами - устройства, и узел буферной пам ти, первый и второй входы которого подключены соответственно к третьему входу устройства и первому выходу узла согласовани  интерфейса приема, отличающ S е с   тем, что, с целью сокраени  аппаратурных затрат , введены зел формировани  сигнала состо ни  стройства, узел пам ти формата сооб13898i 1

   щени  , узел дешифрации адреса посылки , узел формировани  инициативного сигнала передачи и узел вы влени  очередности и момента передачи очередного байта сообщени , причем пер- 5 вый вход узла вы влени  очередности и момента передачи очередного байта сообщени  подключен к выходу узла буферной пам ти, второй входк первому выходу узла согласо- в вани  интерфейса передачи, соединен -ного вторым выходом с первым входом узлй формировани  сигнала состо ни  устройства, третий вход - к первому выходу узла пам ти формата сообщени , вторым выходом соединенного со входом уэЛа дешифрации адреса посылки, а четвертый вход - к четвертому входу устройства, первый выход узла дешифрации адреса посылки соединен с пер- М вым выходом устройства, выход узла формировани  сигнала состо ни  устройства соединен со вторым выходом устройства , а второй и трети й входы - соответственно с первыми выходами уз- И ла согласовани  интерфейса приема и узла вы влени  очередности и момента передачи очередного байта соо&amp;цени , п тый вход которого подключен ко второму выходу узла дешифрации адреса эо посылки , третьим выходом соединенного с первым входом узла формировани  инициативного сигнала передачи, второй выход - ко второму входу узла формировани  инициативного сигнала 35 передачи, третьим входом и выходом соединенного соответственно с третьим выходом узла согласовани  интерфейса передачи и третьим выходом устройства , а третий выход - к четвертому 40 выходу устройства, первый и второй входы узла пам ти формата сообцени  соединены соответственно СО выходом узла согласовани  интер 11ейса приема и третьим входом устройства.
2. 2. Устройство по п. 1, отличающеес  тем, что узел вы влени  очередности и момента передами

   k . Н

   очередного байта сообщени  содержит схему сравнени , первый и второй выходы которой  вл ютс  соответственно первым и вторым выходами узла, а первый , второй и третий входы - подключены соответственно к выходу дешифратора номера очередного байта и второму и третьему входам узла, и преобразователь параллельного кода сообщени  В, последовательный код, первый и второй входы и выход которого соединены соответственно с первым и четвертым входами и третьим выходом узла, третий вход - с третьим выходом схемы сравнени , первый и второй входы дешифратора номера очередного байта подключены срртветственно к четвертому и п тому входам узла.
3. 3. Устройство по п. 1, отличающеес  тем, что узел формировани  сигнала состо ни  устройства содержит два элемента И и триггер , первый вход которого соединен со вторым входом узла, а второй входс инверсным выходом первого элемента И, входы которого подключены соответственно к первому и третьему входам узла, а пр мой выход - к первому входу второго элемента И, второй вход и выход которого подсоединены соответственно к выходу триггера и выходу узла.

   k. Устройство по п. 1, отличающеес  тем, что узел формировани  инициативного сигнала переда1«1 содержит элемент ИЛИ, соединенный входако соответственно с первым и втрым входами узла, и триггер, входы и выход которого подключены соответственно к выходу элемента ИЛИ и третему входу и выходу узлаИсточники информации, прин тые во внимание при экспертизе , 1. Авторское свидетельство СССР ff 525080, кл. G Об F , 197.

   2. Блок ретрансл ции БК-01.2УЗ. Техническое описание ЭФ3.065.098ТО. 197 (прототип)-.

   «id

   16