JPH0215145B2 - - Google Patents
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- JPH0215145B2 JPH0215145B2 JP57223160A JP22316082A JPH0215145B2 JP H0215145 B2 JPH0215145 B2 JP H0215145B2 JP 57223160 A JP57223160 A JP 57223160A JP 22316082 A JP22316082 A JP 22316082A JP H0215145 B2 JPH0215145 B2 JP H0215145B2
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- Japan
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- microprocessor
- output
- input
- polling
- flag
- Prior art date
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- 230000005540 biological transmission Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は特にマイクロプロセツサを用いたポー
リング方式の改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention particularly relates to an improvement in a polling method using a microprocessor.
(2) 従来技術及び問題点
従来入力装置から、マイクロプロセツサにデー
タを送出する場合には、入力ポートにフラグを立
て、又マイクロプロセツサから出力装置にデータ
を送出する時は、出力ポートにフラグを立てる。
そして、データの送受が完了した時点でフラグを
リセツトする。このためマイクロプロセツサは、
データの送受が完了したか否かをチエツクするた
め、各を入出力ポートを順次ポーリングして、各
ポートにフラグが立つているか否かのチエツクを
行なつている。(2) Prior art and problems Conventionally, when sending data from an input device to a microprocessor, a flag is set on the input port, and when sending data from a microprocessor to an output device, a flag is set on the output port. flag.
Then, the flag is reset when the data transmission/reception is completed. For this reason, the microprocessor
In order to check whether data transmission/reception is complete, each input/output port is polled in sequence to check whether a flag is set on each port.
このポーリングは、マイクロプロセツサのソフ
トウエアで行なわれるが、このため、ポーリング
中は、他の処理ができない欠点がある。このこと
は、入出力ポートが多くなればなる程ポーリング
処理に要する時間が長くなるので、大きな問題と
なつてくる。 This polling is performed by microprocessor software, but this has the disadvantage that other processing cannot be performed during polling. This becomes a major problem because the more input/output ports there are, the longer the time required for polling processing becomes.
(3) 発明の目的と構成
本発明目的は、ポーリングをハードウエアで行
い、フラグをレジスタ上にテーブル化すること
で、ソフトウエアの負担を軽減することで、高速
ポーリング方式を提供するものである。この様な
目的は、本発明によれば、複数の端末装置からマ
イクロプロセツサにデータを送出する時と、マイ
クロプロセツサから複数の端末装置にデータを送
出する時に、その入出力ポートにフラグを立てデ
ータの送受が完了した時点でフラグをリセツト
し、データの送受が完了したか否かをマイクロプ
ロセツサによりチエツクを行う装置に於いて、該
入出力ポートからのポーリングに対して出力され
るフラグを順次セツトするシフトレジスタと、該
シフトレジスタ出力を並列信号に変換する直並列
変換手段とを設け、該マイクロプロセツサは、該
直並列変換手段を一度の読み出すことにより、複
数の該入出力ポートの状態を検出することを特徴
とするポーリング方式によつて構成される。(3) Purpose and structure of the invention The purpose of the present invention is to provide a high-speed polling method by performing polling in hardware and creating a table of flags in a register to reduce the burden on software. . According to the present invention, this purpose is to set a flag on the input/output port when sending data from a plurality of terminal devices to a microprocessor, and when sending data from a microprocessor to a plurality of terminal devices. A flag that is output in response to polling from the input/output port in a device that resets the flag when the data transmission/reception is completed and uses a microprocessor to check whether the data transmission/reception is complete. A shift register for sequentially setting the output of the shift register and a serial-to-parallel conversion means for converting the output of the shift register into parallel signals are provided, and the microprocessor reads the serial-to-parallel conversion means at one time to read the output from the plurality of input/output ports. The system is constructed using a polling method characterized by detecting the state of the system.
(4) 発明の実施例
以下本発明を実施例に基づいて説明する。第１
図は本発明の実施例を、第２図はそのタイムチヤ
ートをそれぞれ示す。図中ASはアドレス走査回
路、WGは書込みパルス発生回路、Ｉ／O0〜Ｉ／
O7は入出力装置、SFTはシフトレジスタ、REG
は内部レジスタである。(4) Examples of the invention The present invention will be described below based on examples. 1st
The figure shows an embodiment of the present invention, and FIG. 2 shows its time chart. In the figure, AS is an address scanning circuit, WG is a write pulse generation circuit, I/O 0 to I/O
O 7 is input/output device, SFT is shift register, REG
is an internal register.
以下第２図のタイムチヤートに従つて動作を説
明する。 The operation will be explained below according to the time chart shown in FIG.
第１図中のアドレス走査回路ASには、マイク
ロプロセツサのクロツクMPUCLKが入力し、入
出力回路Ｉ／O0〜7の選択アドレスADDRを発生
する。入出力回路Ｉ／O0〜7は、アドレスデコー
ダを内蔵し、各Ｉ／Ｏの設定アドレスと、選択ア
ドレスADDRが一致した場合のみ、Ｉ／Ｏの状
態を表わすフラグＦを出力する。シフトレジスタ
SFTは、フラグＦを入力し、クロツクMPUCLK
に同期して内部レジスタREGに書き込み、同時
にシフトしシリアルパラレル変換を行う。書込み
パルス発生回路WGは、内部レジスタREGの書込
み用パルス発生回路であり、選択アドレス
ADDR、クロツクMPUCLKを入力とする。内部
レジスタREGには書込みパルスWEで第２図で示
されるようなタイミングでフラグＦ１〜Ｆ７が書
込まれる。 The address scanning circuit AS in FIG. 1 receives the microprocessor clock MPUCLK and generates the selected address ADDR for the input/output circuits I/O 0-7 . The input/output circuits I/O 0 to 7 have built-in address decoders, and output a flag F indicating the state of the I/O only when the set address of each I/O and the selected address ADDR match. shift register
SFT inputs flag F and clocks MPUCLK.
Write to internal register REG in synchronization with , shift at the same time, and perform serial-to-parallel conversion. The write pulse generation circuit WG is a write pulse generation circuit for internal register REG.
ADDR and clock MPUCLK are input. Flags F1 to F7 are written into the internal register REG at the timing shown in FIG. 2 using the write pulse WE.
一方マイクロプロセツサは読出しパルスREを
内部レジスタREGに入力し、内部レジスタREG
の内容をデータバスDBUSを通して読出す。 On the other hand, the microprocessor inputs the read pulse RE to the internal register REG.
Read the contents of through the data bus D BUS .
(5) 発明の効果
以上の如く、本発明によれば、１回のポーリン
グでｎ個の入出力装置の状態ビツトを参照する事
ができ、従来の全ソフトウエア処理方式がｎ回の
ポーリングを必要とするのに比べて、格段に実行
時間を短縮する事ができる。(5) Effects of the Invention As described above, according to the present invention, it is possible to refer to the status bits of n input/output devices with one polling, and the conventional software processing method requires only n polling. This can significantly reduce the execution time compared to what is required.
第１図は本発明の実施例を示す図、第２図は本
発明の実施例を説明するためのタイムチヤートで
ある。図中Ｉ／O0〜Ｉ／O7は入出力装置、SFT
はシフトレジスタ、REGは内部レジスタ、ASは
アドレス走査回路、WGは書込みパルス発生回路
である。
FIG. 1 is a diagram showing an embodiment of the present invention, and FIG. 2 is a time chart for explaining the embodiment of the present invention. In the diagram, I/O 0 to I/O 7 are input/output devices, SFT
is a shift register, REG is an internal register, AS is an address scanning circuit, and WG is a write pulse generation circuit.
Claims (1)
ータを送出する時と、マイクロプロセツサから複
数の端末装置にデータを送出する時に、その入出
力ポートにフラグを立てデータの送受が完了した
時点でフラグをリセツトし、データの送受が完了
したか否かをマイクロプロセツサによりチエツク
を行う装置に於いて、 該入出力ポートからのポーリングに対して出力
されるフラグを順次セツトするシフトレジスタ
と、該シフトレジスタ出力を並列信号に変換する
直並列変換手段とを設け、 該マイクロプロセツサは、該直並列変換手段を
一度の読み出すことにより、複数の該入出力ポー
トの状態を検出することを特徴とするポーリング
方式。[Claims] 1. When sending data from a plurality of terminal devices to a microprocessor, and when sending data from a microprocessor to a plurality of terminal devices, flags are set on the input/output ports to prevent the sending and receiving of data. In a device where a microprocessor checks whether or not data transmission/reception is completed by resetting the flag upon completion, a shift method is used to sequentially set the flags output in response to polling from the input/output port. A register and a serial/parallel conversion means for converting the output of the shift register into parallel signals are provided, and the microprocessor detects the states of the plurality of input/output ports by reading the serial/parallel conversion means at once. The polling method is characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22316082A JPS59122041A (en) | 1982-12-20 | 1982-12-20 | Polling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22316082A JPS59122041A (en) | 1982-12-20 | 1982-12-20 | Polling system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59122041A JPS59122041A (en) | 1984-07-14 |
| JPH0215145B2 true JPH0215145B2 (en) | 1990-04-11 |
Family
ID=16793728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22316082A Granted JPS59122041A (en) | 1982-12-20 | 1982-12-20 | Polling system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59122041A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652949A (en) * | 1979-10-05 | 1981-05-12 | Hitachi Ltd | Interruption control method |
| JPS57141158A (en) * | 1981-02-26 | 1982-09-01 | Fujitsu Ltd | Communication control system |
| JPS57185746A (en) * | 1981-05-11 | 1982-11-16 | Nec Corp | Information collecting system for slave station |
-
1982
- 1982-12-20 JP JP22316082A patent/JPS59122041A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652949A (en) * | 1979-10-05 | 1981-05-12 | Hitachi Ltd | Interruption control method |
| JPS57141158A (en) * | 1981-02-26 | 1982-09-01 | Fujitsu Ltd | Communication control system |
| JPS57185746A (en) * | 1981-05-11 | 1982-11-16 | Nec Corp | Information collecting system for slave station |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59122041A (en) | 1984-07-14 |
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