JP2521535B2 - Data transfer circuit - Google Patents
Data transfer circuitInfo
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は複数の書き込みサイクルによってマイクロプ
ロセッサから転送されてくるデータをまとめてラッチ
し、転送する回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for collectively latching and transferring data transferred from a microprocessor by a plurality of write cycles.
（従来の技術） 従来、この種のデータ転送回路は、転送されてくるデ
ータの順番が決められており、最終の書き込みサイクル
のデータがレジスタに書き込まれると、以前に書き込ま
れた他のレジスタのデータと一緒にデータラッチにラッ
チされる。(Prior Art) Conventionally, in this type of data transfer circuit, the order of the data to be transferred is determined, and when the data of the final write cycle is written to the register, the data of the other previously written registers is written. It is latched in the data latch along with the data.
（発明が解決しようとする課題） 上記従来のデータ転送回路では、転送されてくるデー
タの順番が決められているため、最後に書き込まれるべ
きデータがレジスタに書き込まれると、それより前に他
のレジスタにデータが書き換えられていない場合でも、
まとめてそれらのデータが複数のレジスタからデータラ
ッチにラッチされてしまう欠点があった。(Problems to be Solved by the Invention) In the above-described conventional data transfer circuit, since the order of the data to be transferred is determined, when the data to be written last is written to the register, other data is written before that. Even if the data is not rewritten in the register,
There is a drawback that those data are collectively latched by a data latch from a plurality of registers.
本発明の目的は、従来の欠点を解消し、複数の書き込
みサイクルによって転送されてくるデータの順番を限定
することなく、すべてのレジスタのデータが書き換えら
れてから、まとめてそれらのデータをデータラッチにラ
ッチし、転送するデータ転送回路を提供することであ
る。An object of the present invention is to eliminate the drawbacks of the related art, and to limit the order of data transferred in a plurality of write cycles, after all the register data are rewritten, and then collectively latch the data. It is to provide a data transfer circuit for latching and transferring.
（課題を解決するための手段） 本発明のデータ転送回路は、複数の書き込みサイクル
によって書き換えられる各レジスタの書き込みパルス信
号によってセットされ、前記各レジスタに接続されたデ
ータラッチがデータがラッチされたのちにリセットされ
る複数のフリップフロップの出力と、複数の書き込みパ
ルス信号のORゲート信号とのANDゲート信号をラッチパ
ルス信号とするものである。(Means for Solving the Problem) The data transfer circuit of the present invention is set by the write pulse signal of each register which is rewritten by a plurality of write cycles, and the data latch connected to each register latches the data. The AND gate signal of the outputs of the plurality of flip-flops that are reset to and the OR gate signal of the plurality of write pulse signals is used as the latch pulse signal.
（作 用） 本発明によれば、各レジスタの書き込みパルス信号に
よってセットされるSRフリップフロップを具備している
ため、データが書き込まれるレジスタの順番を限定する
ことなく、すべてのレジスタのデータが書き換えられて
から、レジスタのデータをデータラッチにラッチし、転
送することができる。(Operation) According to the present invention, since the SR flip-flop set by the write pulse signal of each register is provided, the data of all the registers can be rewritten without limiting the order of the registers to which the data is written. Then, the data in the register can be latched in the data latch and transferred.
（実施例） 本発明の一実施例を図面に基づいて説明する。Example An example of the present invention will be described with reference to the drawings.
図は本発明のデータ転送回路の構成を示すものであ
る。図において、マイクロプロセッサからデータが転送
されてくるデータバス１は８ビット、転送データは16ビ
ットでデータラッチ２でラッチされ、16ビットのD/Aコ
ンバータ３に転送される。The figure shows the configuration of the data transfer circuit of the present invention. In the figure, the data bus 1 to which data is transferred from the microprocessor is 8 bits, and the transfer data is 16 bits, which is latched by the data latch 2 and transferred to the 16-bit D / A converter 3.
レジスタ４がレジスタ５よりも前の書き込みサイクル
で書き換えられる場合、書き込みパルス信号６によって
まずSRフリップフロップ７がセットされ、次の書き込み
サイクルで書き込みパルス信号８によってSRフリップフ
ロップ９がセットされる。SRフリップフロップ９の出力
は書き込みパルス信号８のORゲート10の出力と一緒にAN
Dゲート11に入力されるので、レジスタ５のデータが書
き換えられるとデータラッチパルス信号12が生成され、
レジスタ４とレジスタ５のデータが同時にデータラッチ
２に転送される。データラッチ２に16ビットのデータが
転送されると、Ｄフリップフロップ13の出力であるリセ
ット信号14によってSRフリップフロップ９がリセットさ
れる。When the register 4 is rewritten in the write cycle earlier than the register 5, the write pulse signal 6 sets the SR flip-flop 7 first, and the write pulse signal 8 sets the SR flip-flop 9 in the next write cycle. The output of the SR flip-flop 9 together with the output of the OR gate 10 for the write pulse signal 8
Since the data is input to the D gate 11, the data latch pulse signal 12 is generated when the data in the register 5 is rewritten,
The data in the registers 4 and 5 are transferred to the data latch 2 at the same time. When 16-bit data is transferred to the data latch 2, the reset signal 14 which is the output of the D flip-flop 13 resets the SR flip-flop 9.
同様にレジスタ５がレジスタ４よりも前の書き込みサ
イクルで書き換えられる場合にでも、レジスタ５のデー
タが書き換えられてから次にレジスタ４のデータが書き
換えられるとデータラッチパルス信号12が生成され、レ
ジスタ４とレジスタ５のデータが同時にデータラッチ２
に転送される。Similarly, even when the register 5 is rewritten in the write cycle before the register 4, the data latch pulse signal 12 is generated when the data of the register 5 is rewritten after the data of the register 5 is rewritten next, and the data latch pulse signal 12 is generated. And the data of the register 5 are simultaneously data latch 2
Transferred to.
このように、本実施例によれば、書き換えられるレジ
スタの順番を限定することなく、レジスタ４とレジスタ
５の両方のデータが書き換えられると、データラッチパ
ルス信号12が生成され、データラッチ２に16ビットのデ
ータをまとめて転送することができる。As described above, according to this embodiment, when the data in both the register 4 and the register 5 is rewritten without limiting the order in which the registers are rewritten, the data latch pulse signal 12 is generated, and the data latch pulse signal 16 is stored in the data latch 2. Bit data can be transferred collectively.
なお、本実施例では、16ビットのD/Aコンバータ３が
データラッチ２の後段に接続されているが、マイクロプ
ロセッサから８ビットのデータバス１を用いて10ビット
のデータが転送されてくる場合には、レジスタ４を２ビ
ットに、データラッチ２を10ビットに置き換えれば、10
ビットのD/Aコンバータに接続することができる。同様
に９ビット以上の任意のビット数のデータラッチとD/A
コンバータを接続することもできる。Although the 16-bit D / A converter 3 is connected to the subsequent stage of the data latch 2 in this embodiment, when 10-bit data is transferred from the microprocessor using the 8-bit data bus 1. If register 4 is replaced with 2 bits and data latch 2 is replaced with 10 bits,
Can be connected to a bit D / A converter. Similarly, data latch and D / A with any number of bits of 9 bits or more
A converter can also be connected.
（発明の効果） 本発明によれば、複数の書き込みサイクルによって転
送されてくるデータの順番を限定することなく、すべて
のレジスタのデータが書き換えられてから、データラッ
チのラッチパルス信号が生成され、レジスタのデータを
まとめて転送することができ、その実用上の効果は大で
ある。(Effects of the Invention) According to the present invention, the latch pulse signal of the data latch is generated after the data in all the registers are rewritten without limiting the order of the data transferred by the plurality of write cycles, The data in the register can be transferred collectively, and its practical effect is great.
図面は本発明の一実施例におけるデータ転送回路のブロ
ック図である。 １……データバス、２……データラッチ、３……D/Aコ
ンバータ、4,5……レジスタ、6,8……書き込みパルス信
号、7,9……SRフリップフロップ、10……ORゲート、11
……ANDゲート、12……データラッチパルス信号、13…
…Ｄフリップフロップ、14……リセット信号。The drawing is a block diagram of a data transfer circuit in an embodiment of the present invention. 1 ... Data bus, 2 ... Data latch, 3 ... D / A converter, 4,5 ... Register, 6,8 ... Write pulse signal, 7,9 ... SR flip-flop, 10 ... OR gate , 11
...... AND gate, 12 ... Data latch pulse signal, 13 ...
… D flip-flop, 14… Reset signal.
Claims (1)
られる各レジスタの書き込みパルス信号によってセット
され、前記各レジスタに接続されたデータラッチは、デ
ータがラッチされたのちにリセットされる複数のSRフリ
ップフロップの出力と、前記複数の書き込みパルス信号
のORゲート信号とのANDゲート信号をラッチパルス信号
とすることを特徴とするデータ転送回路。1. A data latch set by a write pulse signal of each register rewritten by a plurality of write cycles, and a data latch connected to each register is output from a plurality of SR flip-flops which is reset after data is latched. And the AND gate signal of the OR gate signal of the plurality of write pulse signals is used as a latch pulse signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160848A JP2521535B2 (en) | 1989-06-26 | 1989-06-26 | Data transfer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160848A JP2521535B2 (en) | 1989-06-26 | 1989-06-26 | Data transfer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327463A JPH0327463A (en) | 1991-02-05 |
| JP2521535B2 true JP2521535B2 (en) | 1996-08-07 |
Family
ID=15723713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160848A Expired - Fee Related JP2521535B2 (en) | 1989-06-26 | 1989-06-26 | Data transfer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2521535B2 (en) |
-
1989
- 1989-06-26 JP JP1160848A patent/JP2521535B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0327463A (en) | 1991-02-05 |
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