JPS59100931A - Data transferring circuit - Google Patents
Data transferring circuitInfo
- Publication number
- JPS59100931A JPS59100931A JP21164782A JP21164782A JPS59100931A JP S59100931 A JPS59100931 A JP S59100931A JP 21164782 A JP21164782 A JP 21164782A JP 21164782 A JP21164782 A JP 21164782A JP S59100931 A JPS59100931 A JP S59100931A
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- bit
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- buffer
- switching circuit
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Abstract
Description
【発明の詳細な説明】
技術分野
この発明はビット幅の異なる２撞傾のデータバス間にて
データの転送を行なう回路に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to a circuit for transferring data between two data buses having different bit widths.
従来技術
例えば、１６ビツト系のＣＰＵ （中央処理装置）を使
用するシステムにおけるデータバスと８ビツト系のＣＰ
Ｕを使用するシステムのデータバスは、そのビット幅が
異なるために、相互にデータの転送を行なうことはでき
ない。しかし、例えば１６ビツト系のＣＰＵと８ビツト
系のシステム間にてデータの転送を相互に行なうことが
できれば、システム間の互換性あるいはシステムの拡張
性は大幅に高められるという利点が生じる。また、同一
の電子機器内にても、１６ビツト系のＣＰＵと８ビツト
系のＣＰＵをそれぞれの特長を活かして使い分けること
ができれは、その機器の構成を大幅に合理化することが
ｏＪ ｆｉ’ｒ４になる。もちろん、モデム等を用いた
１１１キ手段を用いれば、ビット幅の異なるシステム間
にてもデータの転送は一応可能である。Prior Art For example, a data bus and an 8-bit CPU in a system using a 16-bit CPU (Central Processing Unit)
Data buses in systems using U have different bit widths, so data cannot be transferred to each other. However, if data can be transferred between, for example, a 16-bit CPU and an 8-bit system, there will be an advantage that the compatibility between the systems or the expandability of the system will be greatly improved. Furthermore, if it is possible to use a 16-bit CPU and an 8-bit CPU in the same electronic device by taking advantage of their respective features, the configuration of that device can be greatly streamlined. It becomes r4. Of course, data can be transferred even between systems with different bit widths by using 111 key means such as a modem.
しかし、このようなモデム等を用いた通（ｉ手段は、そ
の構成が複雑であるばかりか、データの転送手段として
２の効率も非常に悪く、少なくとも同一の電子機器内に
おけるデータの転送手段として使用されるものではない
。ビット１唱の異なるシステム間においてデータの転送
を行なう利点は、例えばＤＭＡ （ダイレクト・メモ
リ・アクセス）のようにデータを直接転送することによ
りはじめて得られるのである。しかしながら、従来にお
いては、そのＤＭＡのようにデータを直接転送すること
を、ビット幅の異なる２錘類のデータバス間にて行なう
ことはできなかった。However, such communication means using modems etc. not only have a complicated structure, but also have very low efficiency as a data transfer means, and are at least difficult to use as a data transfer means within the same electronic device. The benefits of transferring data between different bit-by-bit systems can only be obtained by transferring data directly, for example with DMA (Direct Memory Access). However, Conventionally, it has not been possible to directly transfer data as in DMA between two spindle-type data buses having different bit widths.
目的
この発明は以上のような従来の課題に鑑みてなされたも
ので、その目的とするところは、例えば１６ビツト幅の
データバスと８ビツト幅のデータバス間のように、ビッ
ト幅の異なる２′＋１Ｊ類のデータバス間にてデータの
転送を直接に行なうことができるようにし、これにより
ビット幅の異なるシステム間にてＤＭＡによるデータ転
送を可能にし、システムの互換性あるいは拡張性を大幅
に高めることや、電子機器の構成を大幅に合理化するこ
となどを可能にしたデータ転送回路ｋ 提供することに
ある。Purpose This invention was made in view of the above-mentioned conventional problems, and its purpose is to connect two data buses with different bit widths, for example between a 16-bit wide data bus and an 8-bit wide data bus. '+1J type data buses can be directly transferred, which enables data transfer using DMA between systems with different bit widths, greatly increasing system compatibility and expandability. An object of the present invention is to provide a data transfer circuit that makes it possible to improve the performance of electronic equipment and greatly streamline the configuration of electronic equipment.
構成
以下、この発明の好適な実施例全図面に基づいて説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to all the drawings.
図はこの発明によるデータ転送回路を用いたシステムの
一部を示す。同図に示すシステムは、１６ビツト系ＣＰ
Ｕ ８１ と８ビツト系■１０（入出力回路） ８
２ との間に、２組のデータバスバッファ（ＩＱＩ、
１０２の組と１０３，１０４の組）が設けられている
。この２組のデータノ（スバツファは、それぞれ８ビツ
ト幅のバッファブロック１０１．１０２ ト１０３゜１
０４によって編成されている。また、データの転送動作
を制御するために、ＡＮＤゲート１０５〜１０８と切換
回路１０９〜１１１などが設けられている。データバス
バッファ（１０１〜１０４）と１６ビツト系ＣＰＵ ８
１との間には１６ビツト幅のデータバス３が接続され、
マタデータバスバツファと８ビツト系ｌ１０Ｓ２との間
には８ビツト幅のデータバスバッファ８が接続されてい
る。データの抗取りあるいは書込みの制（至）は、デー
タ方向信号２．ビジー信号４．ビジークリア！Ｑ５．ｔ
６ビツトリード１１号６，１６ビツトライト信号７．チ
ップセレクト信号９． ８／１６ビツト・リードライト
信号１０，８ピツトリートイぎ−ｑｌｌ、 ８ビツト
ライト信５ｙｘ２などを用いて行なう。The figure shows part of a system using a data transfer circuit according to the present invention. The system shown in the figure is a 16-bit CP
U 81 and 8-bit system ■ 10 (input/output circuit) 8
2, two sets of data bus buffers (IQI,
A set of 102 and a set of 103 and 104) are provided. These two sets of data buffers each have 8-bit width buffer blocks 101, 102 and 103°1.
Organized by 04. Furthermore, AND gates 105 to 108, switching circuits 109 to 111, and the like are provided to control data transfer operations. Data bus buffer (101 to 104) and 16-bit CPU 8
A 16-bit wide data bus 3 is connected between
An 8-bit wide data bus buffer 8 is connected between the master data bus buffer and the 8-bit system l10S2. The data direction signal 2. Busy signal 4. Busy clear! Q5. t
6-bit read No. 11 6, 16-bit write signal 7. Chip select signal9. This is done using an 8/16-bit read/write signal 10, an 8-bit read/write signal 1-qll, an 8-bit write signal 5yx2, etc.
こＣで、１６ビツトＣＰＵ５ｌから８ビツト系ｌ１０Ｓ
２へデータを転送する場合、データ方向信号２と切換回
路１０９とＡＮＤゲー） １０５．１０６によってバッ
ファブロックＩＱＩ、 １０２に１６ビツトデータヲ書
込む。そして、その時点で切換回路１１０をセットし、
ビジー４ｍ９４を作る。これにより、１６ビツト系ＣＰ
Ｕ５Ｉはそのビジー信号４の間だけアイドル状態となる
。８ビツト系Ｉ１０８２＆ｊ−、データをもらう用意が
できると、８ビツトリ一ド信号１１す出してバッファグ
ロック１０１を読取る。この時点で、切換回路１１０が
リセットされ、これとともにビジー信号４もリセットさ
れて、１６ビツト系ＣＰＵ Ｓ １はアイドル状態から
解放され、次の１６ビツトデータのセットのための動作
を開始する。他方、８ビツト系Ｉ１０ Ｓ ２は、残り
の８ビツトデータをバッファグロック１０２から読取る
。これらの一連の動作が繰返えされ、予め決められたバ
イト数だけの転送動作が行なわれてデータの転送が終了
する。In this C, from 16-bit CPU5l to 8-bit system l10S
When transferring data to the buffer block IQI, 102, 16-bit data is written to the buffer block IQI, 102 using the data direction signal 2, the switching circuit 109, and the AND gate (105, 106). Then, at that point, the switching circuit 110 is set,
Make busy 4m94. As a result, 16-bit CP
U5I is idle only during its busy signal 4. When the 8-bit system I1082&j- is ready to receive data, it issues an 8-bit read signal 11 and reads the buffer clock 101. At this point, the switching circuit 110 is reset, and the busy signal 4 is also reset, and the 16-bit CPU S1 is released from the idle state and starts operation for setting the next 16-bit data. On the other hand, the 8-bit system I10S2 reads the remaining 8-bit data from the buffer clock 102. These series of operations are repeated, and the data transfer is completed after a predetermined number of bytes have been transferred.
また、８ビツト系ｌ１０８２から１６ビツト系ＣＰＵ５
Ｉ ヘデータを転送する場合、１６ビツト系ＣＰＵ５Ｉ
はバッファブロック１０３，１０４を読む動作に入るス
１５、その瞬間に切換回路Ｉｌｌがセットされてビジー
信号４が働き、これにより１６ビツト系ＣＰＵ５Ｉはア
イドル状態となる。他方、８ビツト系ｌ１０８２は、デ
ータを渡す用意ができると、８ビットライト４Ｗ−Ｑｉ
ｚを出し、バッファブロック１０４へ下位８ビツトデー
タを書込む。このあと、次の８ビツトライト信ＪＦｊ１
２を出し、バツファズロツク１０３へ上位８ビツトを書
込む・この瞬間に上記切換回路１１１がリセットされ、
これによりビジー信号４がリセットされて、１６ビツト
系ＣＰＵ Ｓ ｌがバッファブロック１０４，１０３を
抗取る。これら一連の動作が繰返えされ、予め決められ
たバイト数だけのデータの転送動作が行なわれると、デ
ータの転送が終了する・
以上のようにして、８ビツト系データバス８と１６ビツ
ト系データバス３との間の直接的なデータ転送、例えば
ＤＭＡによるデータ転送が町Ｔｉ′目になる。また、８
ビツト系データバス８と１６ビツト系データバス３の間
に上述のようにＤＭＡ等によるデータ転送を行なうとぎ
、８ビツト系データバス８１＋１１が２回の読取りある
いは香込みの動作を行な５ｉ１ＪＪＫ、ｔ６ビツト系デ
ータバス３ Ｉｌｌは１回の書込みあるいは抗取りの動
作を行なえばよいため、１６ビツト系データバス３側の
書込みあるいは鑞取りのための動作回数は８ビツト系の
それに比べて１／２となる。この結果、１６ビツト系デ
ータバス３側におけるデータの転送速度を高めることが
で】ｇＬ
以上のように、この発明によるデータ転送回路は、例え
ば８ビツトと１６ビツトのように、ビット幅の異なるデ
ータバス間にてデータの転送を行なうことができるとと
もに、そのデータの転送を例えばＤＭＡにより直接的に
行なうことができ、従ってその転送は高速化することが
できる。そしてこれにより、ビット幅の異なるシステム
間におけるデータの高速転送を可能にして、それらのシ
ステムの互換性あるいは拡張性を高め、あるいはビット
幅の異なるシステムの長所を使い分けて電子機器を構成
することにより、該機器の構成を大幅に合理化すること
ができる。In addition, from 8-bit system l1082 to 16-bit system CPU5
When transferring data to I, 16-bit CPU5I
At step 15, the operation of reading the buffer blocks 103 and 104 begins; at that moment, the switching circuit Ill is set, the busy signal 4 is activated, and the 16-bit CPU 5I becomes idle. On the other hand, when the 8-bit system l1082 is ready to pass data, it performs an 8-bit write 4W-Qi.
z and writes the lower 8 bit data to the buffer block 104. After this, the next 8-bit write signal JFj1
2 and write the upper 8 bits to the buffer lock 103. At this moment, the switching circuit 111 is reset,
As a result, the busy signal 4 is reset, and the 16-bit CPU S1 takes over the buffer blocks 104 and 103. When these series of operations are repeated and a predetermined number of bytes of data have been transferred, the data transfer ends. Direct data transfer with the data bus 3, for example data transfer by DMA, is the Ti'th data transfer. Also, 8
When data is transferred between the bit-based data bus 8 and the 16-bit data bus 3 by DMA or the like as described above, the 8-bit data bus 81+11 performs two read or write operations, 5i1JJK, t6. Since the bit data bus 3 Ill only needs to perform one writing or brazing operation, the number of writing or brazing operations on the 16-bit data bus 3 side is 1/2 that of the 8-bit data bus. becomes. As a result, the data transfer speed on the 16-bit data bus 3 side can be increased]gL As described above, the data transfer circuit according to the present invention can transfer data with different bit widths, such as 8 bits and 16 bits. Data can be transferred between the buses, and the data can be transferred directly, for example, by DMA, so that the transfer can be performed at high speed. This will enable high-speed data transfer between systems with different bit widths, increasing the compatibility or expandability of those systems, or configuring electronic equipment by properly utilizing the advantages of systems with different bit widths. , the configuration of the device can be significantly streamlined.
図はこの発明の実施例によるデータ転送１ｏＪ略を用い
たシステムの一部を示す。
Ｓｌ・・・１６ビツト系ＣＰＵ ８２ ・・・８ビ
ツト系Ｉ１０ １０１〜１０４・・・データバスバッ
ファを自戒するバッファブロック１０５〜１０８・・・
ＡＮＤゲ−）１０９〜１１１・・・切換回路 ２・・・
データ方向信号 ３・・・１６ビツトデータバス ４・
・・ビジー信号 ５・・・ビジ−クリア１ｄ号 ６・・
・１６ビツトリ一ドイｇサ ７・・・１６ビツトライト
倍号 ８・・・８ビツトデータバス ９・・・チップセ
レクＸＭ”５ １０・・・８／１６ビツト・リートライ
トイＭＷ １１・・・ｇビットリード信号 １２・・
・８ビットライト信号出願人代理人 鳥 井 清The figure shows part of a system using a data transfer system according to an embodiment of the present invention. Sl...16-bit system CPU 82...8-bit system I10 101-104...Buffer blocks 105-108 for controlling data bus buffers...
AND game) 109-111...Switching circuit 2...
Data direction signal 3...16-bit data bus 4.
... Busy signal 5 ... Busy clear No. 1d 6...
・16-bit write data bus 7...16-bit write multiple number 8...8-bit data bus 9...Chip select XM"5 10...8/16-bit read write IMW 11...g Bit read signal 12...
・8-bit light signal applicant Kiyoshi Torii
Claims (1)
転送を行なう回路において、ビット幅の長い第１のデー
タバスとビット幅の短い第２のデータバスとの間に、第
１のデータノくスと第２のデータバスの両側から互いに
時分割でアクセスされるデータバスバッファが設けられ
、このデータノくスバツファは、上記第１のデータノ（
スと同じビット幅を有するとともに、それぞれが上記第
２のデータバスと同じビット隔ｒ有する２つ以上の／く
ラフアブロックに分割され、第１のデータ／くス側から
は上記データバスバッファを単位としてデータの書込み
あるいは銃取り動作を行なう一万、第２のデータバス側
からは上記データノ（スノくツファ内の各ブロックを単
位としてデータの抗取りあるｌ／）＆工書込み動作を行
建い、第２のデータ〉くス側力・らの読取りあるいは書
込みの動作が上記バッフアブ９ツクの数だけ行なわれる
毎に第１のデータバス側から１回の書込みあるいは読取
りの動作が行久われるようにしたことを特徴とするデー
タ転送回路。In a circuit that transfers data between two data busses with different bit widths, a first data bus is connected between a first data bus with a long bit width and a second data bus with a short bit width. A data bus buffer is provided which is accessed in a time-sharing manner from both sides of the first data bus and the second data bus.
The data bus buffer is divided into two or more blocks, each having the same bit width as the second data bus and the same bit spacing r as the second data bus. From the second data bus side, the data write operation is performed in units of 1,000 and 10,000, and the data write operation is performed from the second data bus side. In addition, one write or read operation from the first data bus side is performed every time a read or write operation from the second data bus side is performed for the number of buffers. A data transfer circuit characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21164782A JPS59100931A (en) | 1982-12-02 | 1982-12-02 | Data transferring circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21164782A JPS59100931A (en) | 1982-12-02 | 1982-12-02 | Data transferring circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59100931A true JPS59100931A (en) | 1984-06-11 |
Family
ID=16609245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21164782A Pending JPS59100931A (en) | 1982-12-02 | 1982-12-02 | Data transferring circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100931A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228745A (en) * | 1988-07-18 | 1990-01-30 | Yaskawa Electric Mfg Co Ltd | Bus width alteration circuit |
| JPH0261745A (en) * | 1988-08-29 | 1990-03-01 | Fujitsu Ltd | Read transfer control system for dmac |
-
1982
- 1982-12-02 JP JP21164782A patent/JPS59100931A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228745A (en) * | 1988-07-18 | 1990-01-30 | Yaskawa Electric Mfg Co Ltd | Bus width alteration circuit |
| JPH0261745A (en) * | 1988-08-29 | 1990-03-01 | Fujitsu Ltd | Read transfer control system for dmac |
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