JPH02150926A - パリティ作成装置 - Google Patents
パリティ作成装置Info
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- JPH02150926A JPH02150926A JP30450088A JP30450088A JPH02150926A JP H02150926 A JPH02150926 A JP H02150926A JP 30450088 A JP30450088 A JP 30450088A JP 30450088 A JP30450088 A JP 30450088A JP H02150926 A JPH02150926 A JP H02150926A
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- 238000001514 detection method Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 230000002265 prevention Effects 0.000 description 5
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明はプログラム用ＲＯＭとパリティ用ＲＯＭとを
実装し、パリティエラー検出回路によりパリティエラー
の検出を可能としている装置であって、プログラム用Ｒ
ＯＭをアクセスするＣＰＵを介してこのプログラム用Ｒ
ＯＭから前記パリティ用ＲＯＭへ書込むパリティを自動
的に作成し得るようにしたパリティ作成装置に関する。 なお以下論理もしくはレベル“Ｈｉｇｈ″、“Ｌｏｗ”
は単に“Ｈ”、“Ｌ Ｉ＋と記すものとする。
実装し、パリティエラー検出回路によりパリティエラー
の検出を可能としている装置であって、プログラム用Ｒ
ＯＭをアクセスするＣＰＵを介してこのプログラム用Ｒ
ＯＭから前記パリティ用ＲＯＭへ書込むパリティを自動
的に作成し得るようにしたパリティ作成装置に関する。 なお以下論理もしくはレベル“Ｈｉｇｈ″、“Ｌｏｗ”
は単に“Ｈ”、“Ｌ Ｉ＋と記すものとする。
ＲＯＭのパリティは、ハードウェアの保守および信頼性
を考えると不可欠なものと言える。従来、パリティ用Ｒ
ＯＭは、プログラム用ＲＯＭと同様にＥＰＲＯＭ （プ
ログラム処理により書き換え不可能なＲＯＭ）を使用し
ている。パリティ用ＲＯＭの作成方法には大きく分けて
以下の２種類がある。 ■ プログラム設計者がプログラムのみのＲＯＭを作成
し、そのＲＯＭを元にＲＯＭライタなどの専用ツールを
使用して、パリティＲＯＭを作成する。 ■ プログラム設計者がプログラム開発と同時に専用ツ
ールによりパリティ用ＲＯＭのデータを作成し、プログ
ラムと同時にＲＯＭを作成する。
を考えると不可欠なものと言える。従来、パリティ用Ｒ
ＯＭは、プログラム用ＲＯＭと同様にＥＰＲＯＭ （プ
ログラム処理により書き換え不可能なＲＯＭ）を使用し
ている。パリティ用ＲＯＭの作成方法には大きく分けて
以下の２種類がある。 ■ プログラム設計者がプログラムのみのＲＯＭを作成
し、そのＲＯＭを元にＲＯＭライタなどの専用ツールを
使用して、パリティＲＯＭを作成する。 ■ プログラム設計者がプログラム開発と同時に専用ツ
ールによりパリティ用ＲＯＭのデータを作成し、プログ
ラムと同時にＲＯＭを作成する。
【発明が解決しようとする課題】
しかしながら上記の２種類の方法とも実際にパリティＲ
ＯＭを作成するときには、ＲＯＭライタを使用しなけれ
ばならず、パリティＲＯＭのデータの伝送手順や、ＲＯ
Ｍライタの設定等複雑な作業を要し、またＲＯＭライク
へのデータ伝送にも時間がかかる。特に上記の作業は、
ＲＯＭ書き換えを頻繁に行うようなシステムではかなり
の作業量であり、パリティ用ＲＯＭが複数のＲＯＭに跨
がるようなシステムであれば、その分作業も増加する。 そこで本発明は、パリティ用ＲＯＭとしてＥＥＰＲＯＭ
等電気的に書き換え可能なＲＯＭを使用し、パリティを
自動的に作成するハードウェアおよびファームウェアを
内蔵するパリティ作成装置を提供することにより、パリ
ティ用ＲＯＭ作成の作業を自動化し、前記の問題を解消
することを課題とする。
ＯＭを作成するときには、ＲＯＭライタを使用しなけれ
ばならず、パリティＲＯＭのデータの伝送手順や、ＲＯ
Ｍライタの設定等複雑な作業を要し、またＲＯＭライク
へのデータ伝送にも時間がかかる。特に上記の作業は、
ＲＯＭ書き換えを頻繁に行うようなシステムではかなり
の作業量であり、パリティ用ＲＯＭが複数のＲＯＭに跨
がるようなシステムであれば、その分作業も増加する。 そこで本発明は、パリティ用ＲＯＭとしてＥＥＰＲＯＭ
等電気的に書き換え可能なＲＯＭを使用し、パリティを
自動的に作成するハードウェアおよびファームウェアを
内蔵するパリティ作成装置を提供することにより、パリ
ティ用ＲＯＭ作成の作業を自動化し、前記の問題を解消
することを課題とする。
前記の課題を解決するために本発明の装置は、「プログ
ラムを記憶する第１のＲＯＭ （プログラム用ＲＯＭ３
など）、 該ＲＯＭと共通の（アドレスバスＡＢなどを介する）ア
ドレス信号および読出し指令信号（リードイネーブル信
号＊ＲＥなど）を介してアクセスされるＲＯＭであって
、電気的に書換え可能な第２のＲＯＭ （パリティ用Ｅ
ＥＰＲＯＭ４など）、前記第１のＲＯＭと共通のデータ
バス（ＤＢなど）に結合され、書込指令信号（ライトイ
ネーブル信号＊ＷＥなと）に基づい、てこのデータバス
上のデータについてのパリティを作成出力するパリティ
作成回路（パリティ作成兼パリティエラー検出回路５な
ど）、 パリティ作成モードと通常動作モードとを（コントロー
ル信号＊ＣＴＬなどを介して）切換えるモード切換えス
イッチ（１など）、 該スイッチをパリティ作成モードとした状態で、前記第
１のＲＯＭのアドレスを順次アクセスしてその格納デー
タを読出し、かつこの各読出しのつど、当該の読出しデ
ータをあたかも再び当該のアドレス領域へ書込むように
、前記データバスへのデータ、前記アドレス信号、およ
び書込指令信号を出力する手段（図外のホストＣＰＵな
と）、を備え、 同じくパリティ作成モードの状態で、該アドレス信号お
よび（誤書込防止回路７などを介する）書込指令信号の
出力のつど、この２つの信号を用いて、前記第２のＲＯ
Ｍに前記パリティ作成回路の出力するパリティを書込ま
せるようにし、またさらに 前記モード切換スイッチを前記の通常動作モードとした
状態で、前記第１および第２のＲＯＭがら読出されたデ
ータおよびパリティを入力しパリティエラーがあるとき
はその旨を示す信号（パリティエラー信号＊ＰＥなと）
を出力するパリティエラー検出手段（パリティ作成兼パ
リティエラー検出回路５．パリティエラー信号マスク回
路６など）、を備えるように１するものとする。
ラムを記憶する第１のＲＯＭ （プログラム用ＲＯＭ３
など）、 該ＲＯＭと共通の（アドレスバスＡＢなどを介する）ア
ドレス信号および読出し指令信号（リードイネーブル信
号＊ＲＥなど）を介してアクセスされるＲＯＭであって
、電気的に書換え可能な第２のＲＯＭ （パリティ用Ｅ
ＥＰＲＯＭ４など）、前記第１のＲＯＭと共通のデータ
バス（ＤＢなど）に結合され、書込指令信号（ライトイ
ネーブル信号＊ＷＥなと）に基づい、てこのデータバス
上のデータについてのパリティを作成出力するパリティ
作成回路（パリティ作成兼パリティエラー検出回路５な
ど）、 パリティ作成モードと通常動作モードとを（コントロー
ル信号＊ＣＴＬなどを介して）切換えるモード切換えス
イッチ（１など）、 該スイッチをパリティ作成モードとした状態で、前記第
１のＲＯＭのアドレスを順次アクセスしてその格納デー
タを読出し、かつこの各読出しのつど、当該の読出しデ
ータをあたかも再び当該のアドレス領域へ書込むように
、前記データバスへのデータ、前記アドレス信号、およ
び書込指令信号を出力する手段（図外のホストＣＰＵな
と）、を備え、 同じくパリティ作成モードの状態で、該アドレス信号お
よび（誤書込防止回路７などを介する）書込指令信号の
出力のつど、この２つの信号を用いて、前記第２のＲＯ
Ｍに前記パリティ作成回路の出力するパリティを書込ま
せるようにし、またさらに 前記モード切換スイッチを前記の通常動作モードとした
状態で、前記第１および第２のＲＯＭがら読出されたデ
ータおよびパリティを入力しパリティエラーがあるとき
はその旨を示す信号（パリティエラー信号＊ＰＥなと）
を出力するパリティエラー検出手段（パリティ作成兼パ
リティエラー検出回路５．パリティエラー信号マスク回
路６など）、を備えるように１するものとする。
モード切換スイッチをパリティ作成モードに切換えると
、ホストＣＰＵがプログラム用ＲＯＭを順次読出し、こ
の各読出しのつど、当該の読出しデータを再び該データ
のアドレスと同一のアドレスヘ書込むような信号を出力
するので、このときパリティ作成兼パリティエラー検出
回路から出力された前記の読出データについてのパリテ
ィがパリティ用ＥＥＦＲＯＭに書込まれる。 またモード切換スイッチを通常動作モードに戻すと、ホ
ストＣＰＵがプログラム用ＲＯＭを読出すとき、パリテ
ィ用ＥＥＰＲＯＭのパリティも同時に読出され、ここで
パリティがあればパリティ作成兼パ、リティエラー検出
回路がパリティエラー信号を出力する。
、ホストＣＰＵがプログラム用ＲＯＭを順次読出し、こ
の各読出しのつど、当該の読出しデータを再び該データ
のアドレスと同一のアドレスヘ書込むような信号を出力
するので、このときパリティ作成兼パリティエラー検出
回路から出力された前記の読出データについてのパリテ
ィがパリティ用ＥＥＦＲＯＭに書込まれる。 またモード切換スイッチを通常動作モードに戻すと、ホ
ストＣＰＵがプログラム用ＲＯＭを読出すとき、パリテ
ィ用ＥＥＰＲＯＭのパリティも同時に読出され、ここで
パリティがあればパリティ作成兼パ、リティエラー検出
回路がパリティエラー信号を出力する。
以下第１図および第２図を用いて本発明の詳細な説明す
る。第１図は本発明の一実施例としての構成を示すブロ
ック回路図、第２図は第１図のパリティ作成時の動作を
示すフローチャートである。 第１図において１はパリティ作成モードと通常動作モー
ドとを切換えるためのモード切換スイッチ、３はプログ
ラムが格納されているプログラム用ＲＯＭ、４は前記の
プログラムに対するパリティが格納されるパリティ用Ｒ
ＯＭで、この場合は電気的に書換え可能なＲＯＭとして
のＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓ
ａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｎ＋ａｂｌｅＲｅａ
ｄ ０ｎｌｙ Ｍｅｍｏｒｙ）が用いられる。５はＩＣ
等で構成されたパリティ作成兼パリティエラー検出回路
で、この回路５はそのライトネーブル端子Ｗπがイネー
ブル“Ｌ”′のとき、そのデータ入力端子Ｄｉから入力
したデータについてのパリティデータを作成して、その
パリティ出力端子ＰＯから出力する。 またこの回路５はこのデータ入力端子Ｄｉからの入力デ
ータとそのパリティ入力端子Ｐｉからのパリティデータ
とを照合し、パリティエラーがあるときはそのパリティ
エラー出力端子ＰＥからパリティエラー信号を出力する
。 前記プログラム用ＲＯＭ３およびパリティ用ＥＥＰＲＯ
Ｍ４は共通のアドレスバスＡＢを介し、図外のホストＣ
ＰＵによってアクセスされる。またプログラム用ＲＯＭ
３および回路５（のデータ入力端子Ｄｉ）は共通のデー
タバスＤＢを介しホストＣＰＵと結合されている。 なお、＊ＲＥおよび＊ＷＥはそれぞれホストＣＰＵから
出力されるリードおよびライト信号としてのり一ドイネ
ーブル信号およびライトイネーブル信号である。 次に第２図を参照しつつ、第１図のその他の構成や動作
を述べる。 パリティの方式には、いろいろなものがあるが、本実施
例では、わかり易くするためデータ８ビツト、パリティ
１ビツトとする。 プログラム開発後、まず初めに電源を投入し、パリティ
用ＲＯＭを作成する。実際にパリティを作成するために
は図外のホストＣＰＵの動作も必要であるので、パリテ
ィ作成モードであることをホストＣＰＵに知らせるため
に、コントロール信号＊ＣＴＬを作成しなければならな
い。この例ではこの信号＊ＣＴＬの作成をモード切換ス
イッチ１および抵抗２により実現している。 ここでスイッチ１をＯＮにすると、コントロール信号＊
ＣＴＬがアクティブ“Ｌ １１になり（ステフジ１０１
１分岐Ｙ）、ホス１−ＣＰＵはパリティ作成モードであ
ることを知ることができる。また本信号＊ＣＴＬはパリ
ティエラー信号マスク回路としてのＮＡＮＤゲート６に
も入力され、パリティ作成モード時には、ホストＣＰＵ
ヘパリティエラー信号＊Ｐ、Ｅが出力されないようにな
っている。 次にホストＣＰＵはアドレスバスＡＢとデータバスＤＢ
とを介し、プログラム用ＲＯＭ３の先頭アドレスのデー
タを読み出す（ステップ１０２．１０３）。 このときパリティ用ＲＯＭ （ＥＥＦＲＯＭ）４の内部
のデータも後述のように読出される。しかしこのデータ
はこの時点では不定であるためパリティエラーが発生し
、パリティ作成兼パリティエラー検出回路５がパリティ
エラー出力１０を出力する可能性があるが、パリティエ
ラー信号マスク回路６のゲートが閉じられているため、
パリティエラー信号＊ＰＥはホストＣＰＵへ通信されな
い。 次にホストＣＰＵはプログラム用ＲＯＭ３から読み出し
たデータをあたかも同一アドレスへ書き込むように、デ
ータバスＤＢへこのデータを出力すると共に、ライトイ
ネーブル信号＊ＷＥをイネーブル“Ｌ″とする。このと
き、パリティ作成兼パリティエラー検出回路５は前記の
ように該データをデータ入力端子Ｄｉから入力すると同
時にそのパリティを作成する。これにより、パリティ用
ＲＯＭ４にパリティデータが書き込まれる（ステップ１
０４）。 即ちこのとき回路５は作成した前記パリティをパリティ
データ出力１１としてそのパリティ出力端子ＰＯから出
力し、パリティ用ＲＯＭ４のデータ入出力端子ＤＯに与
える。他方、ホス）ＣＰＵはライトイネーブル信号＊Ｗ
Ｅをアクティブ゛Ｌ １１としているので誤書込防止回
路７を介してパリティ用ＲＯＭ４のライトイネーブル端
子ＷＥはアクティブ°“Ｌ″となり、ＲＯＭ４のデータ
入力端子ＤＯから入力された当該のパリティデータがＲ
ＯＭ４のアドレスバスＡＢを介して指定されたアドレス
領域に書込まれることになる。 前記の作業をステフジ１０５１分岐Ｎ→１０６→１０２
〜１０５の手順を繰返し、プログラム用ＲＯＭ３の全ア
ドレス領域に対して行えば、パリティ用ＲＯＭ４の作成
−が終了する（ステフジ１０５８分岐Ｙ）。 次にパリティ作成モードを解除し通常使用する場合につ
いて説明する。この通常動作モードの場合は、スイッチ
ｌをＯＦＦにすることによりコントロール信号＊ＣＴＬ
をインアクティブ“Ｈ″゛にする。このことによりホス
トＣＰＵは、すでにパリティ用ＲＯＭが作成済であるこ
とを知り、さらにパリティを作成するというような無駄
な処理を回避することができる。また、コントロール信
号＊ＣＴＬがインアクティブ“Ｈ“の場合は、パリティ
エラー信号マスク回路６のゲートが開かれるため、ＲＯ
Ｍ３．４のデータ読み出し時にパリティエラーが発生し
た場合は、ホストＣＰＵヘバリティエラー信号＊ＰＥが
通知される。 即ちこのときパリティ作成兼パリティエラー検出回路５
へは、一方ではプログラム用ＲＯＭから読出されたデー
タがデータバスＤＢを介して回路５のデータ入力端子Ｄ
ｉへ入力される。他方、ホストＣＰＵはリードイネーブ
ル信号＊ＲＥをアクティブ″Ｌ”としているのでパリテ
ィ用ＲＯＭ４のリードイネーブル端子ＯＢもアクティブ
“Ｌ ＩＩとなるほかＮＡＮＤゲートＧ１もＮＯＴ素子
Ｎｌを介して開かれる。そこでパリティ用ＲＯＭ４のデ
ータ入出力端子ＤＯからはパリティデータが出力され、
さらにこのパリティデータはＮＡＮＤゲ−）Ｇｌを介し
てパリティ作成兼パリティエラー検出回路５のパリティ
入力端子Ｐｉに人力される。 これによりこの回路５はプログラム用ＲＯＭ３からのデ
ータとパリティ用ＲＯＭ４からのパリティデータとを照
合し、パリティエラーが発生していればパリティエラー
出力端子ＰＥからパリティエラー出力ｌＯを出力する。 この出力１０はパリティエラー信号マスク回路６を介し
パリティエラー信号＊ＰＥとしてホストＣＰ［Ｊに伝え
られる。 なお通常動作モードの場合、誤書込防止回路７はプログ
ラムの暴走などにより誤ってパリティ用ＲＯＭのデータ
を書き換えてしまわないように、パリティ用ＲＯＭ４の
ライトイネーブル端子ＷπをインアクティブＨｌｊとし
ている。但しこの誤書込防止回路７は本発明に必須のも
のではない。 【発明の効果］ 本発明によればプログラムを記憶するプログラム用ＲＯ
Ｍ３、 該ＲＯＭと共通のアドレス信号およびリードイネーブル
信号＊ＲＥを介してアクセスされるＲＯＭであって、電
気的に書換え可能なパリティ用ＥＥＦＲＯＭ４、 前記プログラム用ＲＯＭ３と共通のデータバスＤＢに結
合され、ライトイネーブル信号＊ＷＥに基づいてこのデ
ータバス上のデータについてのパリティを作成出力する
パリティ作成兼パリティエラー検出回路５、 パリティ作成モードと通常動作モードとを切換えるモー
ド切換スイッチ１、 該スイッチ１をパリティ作成モードとした状態で、前記
プログラム用ＲＯＭ３のアドレスを順次アクセスしてそ
の格納データを読出し、かつこの各読出しのつど、当該
の読出しデータをあたかも再び当該のアドレス領域へ書
込むように、前記デ−タハスへのデータ、前記アドレス
信号、およびライトイネーブル信号＊ＷＥを出力するホ
ス＋−ＣＰＵ、を備え、 同じくパリティ作成モードの状態で該アドレス信号およ
びライトイネーブル信号＊ＷＥの出力のつど、この２つ
の信号を用いて、前記パリティ用ＥＥＰＲＯＭ４に前記
パリティ作成兼パリティエラー検出回路５の出力するパ
リティを書込ませるようにし、またさらに 前記モード切換スイッチｌを前記の通常動作モードとし
た状態で、前記プログラム用ＲＯＭ３およびパリティ用
ＥＥＰＲＯＭ４から読出されたデータおよびパリティを
入力しパリティエラーがあるときはその旨を示すパリテ
ィエラー信号＊ＰＥを出力するパリティ作成兼パリティ
エラー検出回路５、を備えるようにしたので、 従来、パリティ用ＲＯＭを作成するために必要とされて
いた作業が総て無くなり、ハードウェアでのモード切換
のみで任意にパリティ用ＲＯＭが作成できるようになっ
た。
る。第１図は本発明の一実施例としての構成を示すブロ
ック回路図、第２図は第１図のパリティ作成時の動作を
示すフローチャートである。 第１図において１はパリティ作成モードと通常動作モー
ドとを切換えるためのモード切換スイッチ、３はプログ
ラムが格納されているプログラム用ＲＯＭ、４は前記の
プログラムに対するパリティが格納されるパリティ用Ｒ
ＯＭで、この場合は電気的に書換え可能なＲＯＭとして
のＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓ
ａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｎ＋ａｂｌｅＲｅａ
ｄ ０ｎｌｙ Ｍｅｍｏｒｙ）が用いられる。５はＩＣ
等で構成されたパリティ作成兼パリティエラー検出回路
で、この回路５はそのライトネーブル端子Ｗπがイネー
ブル“Ｌ”′のとき、そのデータ入力端子Ｄｉから入力
したデータについてのパリティデータを作成して、その
パリティ出力端子ＰＯから出力する。 またこの回路５はこのデータ入力端子Ｄｉからの入力デ
ータとそのパリティ入力端子Ｐｉからのパリティデータ
とを照合し、パリティエラーがあるときはそのパリティ
エラー出力端子ＰＥからパリティエラー信号を出力する
。 前記プログラム用ＲＯＭ３およびパリティ用ＥＥＰＲＯ
Ｍ４は共通のアドレスバスＡＢを介し、図外のホストＣ
ＰＵによってアクセスされる。またプログラム用ＲＯＭ
３および回路５（のデータ入力端子Ｄｉ）は共通のデー
タバスＤＢを介しホストＣＰＵと結合されている。 なお、＊ＲＥおよび＊ＷＥはそれぞれホストＣＰＵから
出力されるリードおよびライト信号としてのり一ドイネ
ーブル信号およびライトイネーブル信号である。 次に第２図を参照しつつ、第１図のその他の構成や動作
を述べる。 パリティの方式には、いろいろなものがあるが、本実施
例では、わかり易くするためデータ８ビツト、パリティ
１ビツトとする。 プログラム開発後、まず初めに電源を投入し、パリティ
用ＲＯＭを作成する。実際にパリティを作成するために
は図外のホストＣＰＵの動作も必要であるので、パリテ
ィ作成モードであることをホストＣＰＵに知らせるため
に、コントロール信号＊ＣＴＬを作成しなければならな
い。この例ではこの信号＊ＣＴＬの作成をモード切換ス
イッチ１および抵抗２により実現している。 ここでスイッチ１をＯＮにすると、コントロール信号＊
ＣＴＬがアクティブ“Ｌ １１になり（ステフジ１０１
１分岐Ｙ）、ホス１−ＣＰＵはパリティ作成モードであ
ることを知ることができる。また本信号＊ＣＴＬはパリ
ティエラー信号マスク回路としてのＮＡＮＤゲート６に
も入力され、パリティ作成モード時には、ホストＣＰＵ
ヘパリティエラー信号＊Ｐ、Ｅが出力されないようにな
っている。 次にホストＣＰＵはアドレスバスＡＢとデータバスＤＢ
とを介し、プログラム用ＲＯＭ３の先頭アドレスのデー
タを読み出す（ステップ１０２．１０３）。 このときパリティ用ＲＯＭ （ＥＥＦＲＯＭ）４の内部
のデータも後述のように読出される。しかしこのデータ
はこの時点では不定であるためパリティエラーが発生し
、パリティ作成兼パリティエラー検出回路５がパリティ
エラー出力１０を出力する可能性があるが、パリティエ
ラー信号マスク回路６のゲートが閉じられているため、
パリティエラー信号＊ＰＥはホストＣＰＵへ通信されな
い。 次にホストＣＰＵはプログラム用ＲＯＭ３から読み出し
たデータをあたかも同一アドレスへ書き込むように、デ
ータバスＤＢへこのデータを出力すると共に、ライトイ
ネーブル信号＊ＷＥをイネーブル“Ｌ″とする。このと
き、パリティ作成兼パリティエラー検出回路５は前記の
ように該データをデータ入力端子Ｄｉから入力すると同
時にそのパリティを作成する。これにより、パリティ用
ＲＯＭ４にパリティデータが書き込まれる（ステップ１
０４）。 即ちこのとき回路５は作成した前記パリティをパリティ
データ出力１１としてそのパリティ出力端子ＰＯから出
力し、パリティ用ＲＯＭ４のデータ入出力端子ＤＯに与
える。他方、ホス）ＣＰＵはライトイネーブル信号＊Ｗ
Ｅをアクティブ゛Ｌ １１としているので誤書込防止回
路７を介してパリティ用ＲＯＭ４のライトイネーブル端
子ＷＥはアクティブ°“Ｌ″となり、ＲＯＭ４のデータ
入力端子ＤＯから入力された当該のパリティデータがＲ
ＯＭ４のアドレスバスＡＢを介して指定されたアドレス
領域に書込まれることになる。 前記の作業をステフジ１０５１分岐Ｎ→１０６→１０２
〜１０５の手順を繰返し、プログラム用ＲＯＭ３の全ア
ドレス領域に対して行えば、パリティ用ＲＯＭ４の作成
−が終了する（ステフジ１０５８分岐Ｙ）。 次にパリティ作成モードを解除し通常使用する場合につ
いて説明する。この通常動作モードの場合は、スイッチ
ｌをＯＦＦにすることによりコントロール信号＊ＣＴＬ
をインアクティブ“Ｈ″゛にする。このことによりホス
トＣＰＵは、すでにパリティ用ＲＯＭが作成済であるこ
とを知り、さらにパリティを作成するというような無駄
な処理を回避することができる。また、コントロール信
号＊ＣＴＬがインアクティブ“Ｈ“の場合は、パリティ
エラー信号マスク回路６のゲートが開かれるため、ＲＯ
Ｍ３．４のデータ読み出し時にパリティエラーが発生し
た場合は、ホストＣＰＵヘバリティエラー信号＊ＰＥが
通知される。 即ちこのときパリティ作成兼パリティエラー検出回路５
へは、一方ではプログラム用ＲＯＭから読出されたデー
タがデータバスＤＢを介して回路５のデータ入力端子Ｄ
ｉへ入力される。他方、ホストＣＰＵはリードイネーブ
ル信号＊ＲＥをアクティブ″Ｌ”としているのでパリテ
ィ用ＲＯＭ４のリードイネーブル端子ＯＢもアクティブ
“Ｌ ＩＩとなるほかＮＡＮＤゲートＧ１もＮＯＴ素子
Ｎｌを介して開かれる。そこでパリティ用ＲＯＭ４のデ
ータ入出力端子ＤＯからはパリティデータが出力され、
さらにこのパリティデータはＮＡＮＤゲ−）Ｇｌを介し
てパリティ作成兼パリティエラー検出回路５のパリティ
入力端子Ｐｉに人力される。 これによりこの回路５はプログラム用ＲＯＭ３からのデ
ータとパリティ用ＲＯＭ４からのパリティデータとを照
合し、パリティエラーが発生していればパリティエラー
出力端子ＰＥからパリティエラー出力ｌＯを出力する。 この出力１０はパリティエラー信号マスク回路６を介し
パリティエラー信号＊ＰＥとしてホストＣＰ［Ｊに伝え
られる。 なお通常動作モードの場合、誤書込防止回路７はプログ
ラムの暴走などにより誤ってパリティ用ＲＯＭのデータ
を書き換えてしまわないように、パリティ用ＲＯＭ４の
ライトイネーブル端子ＷπをインアクティブＨｌｊとし
ている。但しこの誤書込防止回路７は本発明に必須のも
のではない。 【発明の効果］ 本発明によればプログラムを記憶するプログラム用ＲＯ
Ｍ３、 該ＲＯＭと共通のアドレス信号およびリードイネーブル
信号＊ＲＥを介してアクセスされるＲＯＭであって、電
気的に書換え可能なパリティ用ＥＥＦＲＯＭ４、 前記プログラム用ＲＯＭ３と共通のデータバスＤＢに結
合され、ライトイネーブル信号＊ＷＥに基づいてこのデ
ータバス上のデータについてのパリティを作成出力する
パリティ作成兼パリティエラー検出回路５、 パリティ作成モードと通常動作モードとを切換えるモー
ド切換スイッチ１、 該スイッチ１をパリティ作成モードとした状態で、前記
プログラム用ＲＯＭ３のアドレスを順次アクセスしてそ
の格納データを読出し、かつこの各読出しのつど、当該
の読出しデータをあたかも再び当該のアドレス領域へ書
込むように、前記デ−タハスへのデータ、前記アドレス
信号、およびライトイネーブル信号＊ＷＥを出力するホ
ス＋−ＣＰＵ、を備え、 同じくパリティ作成モードの状態で該アドレス信号およ
びライトイネーブル信号＊ＷＥの出力のつど、この２つ
の信号を用いて、前記パリティ用ＥＥＰＲＯＭ４に前記
パリティ作成兼パリティエラー検出回路５の出力するパ
リティを書込ませるようにし、またさらに 前記モード切換スイッチｌを前記の通常動作モードとし
た状態で、前記プログラム用ＲＯＭ３およびパリティ用
ＥＥＰＲＯＭ４から読出されたデータおよびパリティを
入力しパリティエラーがあるときはその旨を示すパリテ
ィエラー信号＊ＰＥを出力するパリティ作成兼パリティ
エラー検出回路５、を備えるようにしたので、 従来、パリティ用ＲＯＭを作成するために必要とされて
いた作業が総て無くなり、ハードウェアでのモード切換
のみで任意にパリティ用ＲＯＭが作成できるようになっ
た。
第１図は本発明の一実施例としての構成を示すブロック
図、第２図は第１図のパリティ作成時の動作を示すフロ
ーチャートである。 １−モード切換スイッチ、２−抵抗、３−プログラム用
ＲＯＭ、４−パリティ用ＥＥＰＲＯＭ、５・−パリティ
作成兼パリティエラー検出回路、６バリテイ工ラー信号
マスク回路、７−・−誤書込防止回路、＊ＣＴＬ・−コ
ントロール信号、＊ＰＥパリティエラー信号、１０−パ
リティエラー出力、１１−パリティデータ出力、ＡＢニ
アドレスバス、ＤＢ：データパス、Ｇｌ ：ＮＡＮＤ
ゲート、Ｎ１： ＮＯＴ素子、＊ＷＥニライトイネーブ
ル信号、＊ＲＥ：リードイネーブル信号、ＷＥニライト
イネーブル端子、ＯＥ：リードイネ−プル端子、ＤＯ：
データ入出力端子。
図、第２図は第１図のパリティ作成時の動作を示すフロ
ーチャートである。 １−モード切換スイッチ、２−抵抗、３−プログラム用
ＲＯＭ、４−パリティ用ＥＥＰＲＯＭ、５・−パリティ
作成兼パリティエラー検出回路、６バリテイ工ラー信号
マスク回路、７−・−誤書込防止回路、＊ＣＴＬ・−コ
ントロール信号、＊ＰＥパリティエラー信号、１０−パ
リティエラー出力、１１−パリティデータ出力、ＡＢニ
アドレスバス、ＤＢ：データパス、Ｇｌ ：ＮＡＮＤ
ゲート、Ｎ１： ＮＯＴ素子、＊ＷＥニライトイネーブ
ル信号、＊ＲＥ：リードイネーブル信号、ＷＥニライト
イネーブル端子、ＯＥ：リードイネ−プル端子、ＤＯ：
データ入出力端子。
Claims (1)
- 【特許請求の範囲】 １）プログラムを記憶する第１のＲＯＭ、 該ＲＯＭと共通のアドレス信号および読出し指令信号を
介してアクセスされるＲＯＭであって、電気的に書換え
可能な第２のＲＯＭ、 前記第１のＲＯＭと共通のデータバスに結合され、書込
指令信号に基づいてこのデータバス上のデータについて
のパリテイを作成出力するパリテイ作成回路、 パリテイ作成モードと通常動作モードとを切換えるモー
ド切換スイッチ、 該スイッチをパリテイ作成モードとした状態で、前記第
１のＲＯＭのアドレスを順次アクセスしてその格納デー
タを読出し、かつこの各読出しのつど、当該の読出しデ
ータをあたかも再び当該のアドレス領域へ書込むように
、前記データバスへのデータ、前記アドレス信号、およ
び書込指令信号を出力する手段、を備え、 同じくパリテイ作成モードの状態で、該アドレス信号お
よび書込指令信号の出力のつど、この２つの信号を用い
て、前記第２のＲＯＭに前記パリテイ作成回路の出力す
るパリテイを書込ませるようにし、またさらに 前記モード切換スイッチを前記の通常動作モードとした
状態で、前記第１および第２のＲＯＭから読出されデー
タおよびパリテイを入力しパリテイエラーがあるときは
その旨を示す信号を出力するパリテイエラー検出手段、
を備えるようにしたことを特徴とするパリテイ作成装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30450088A JPH02150926A (ja) | 1988-12-01 | 1988-12-01 | パリティ作成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30450088A JPH02150926A (ja) | 1988-12-01 | 1988-12-01 | パリティ作成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02150926A true JPH02150926A (ja) | 1990-06-11 |
Family
ID=17933779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30450088A Pending JPH02150926A (ja) | 1988-12-01 | 1988-12-01 | パリティ作成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02150926A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002508566A (ja) * | 1997-12-12 | 2002-03-19 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 監視システム |
-
1988
- 1988-12-01 JP JP30450088A patent/JPH02150926A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002508566A (ja) * | 1997-12-12 | 2002-03-19 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 監視システム |
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