JPH02146667A - Inter-cpu direct memory access system - Google Patents
Inter-cpu direct memory access systemInfo
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- JPH02146667A JPH02146667A JP29943188A JP29943188A JPH02146667A JP H02146667 A JPH02146667 A JP H02146667A JP 29943188 A JP29943188 A JP 29943188A JP 29943188 A JP29943188 A JP 29943188A JP H02146667 A JPH02146667 A JP H02146667A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中央処理装置(CPU )間の通信方式に関し
、特に直接相手CPUのメモリ空間をアクセスする方式
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a communication system between central processing units (CPUs), and particularly to a system for directly accessing the memory space of the other CPU.
従来、2つのCPU間でデータの送受を行う場合、シリ
アル又はパラレルの通信用ポートを互いに用意し、各C
PUがこの通信ポートを用いて相手CPUとの間でプロ
トコルを実施した上で。Conventionally, when sending and receiving data between two CPUs, serial or parallel communication ports were prepared for each CPU, and each CPU
After the PU uses this communication port to implement a protocol with the other CPU.
データ通信を行う方式となっている。It is a method for data communication.
上述した従来のポートによる通信方式は、各CPUの入
出力デバイスを通じた通信であり、各CPUの介在を要
することから通信に時間がかかり、特にデータ量が少な
い場合、自前のプロトコルの方が通信時間の大半を占め
るから効率が極めて悪い。The conventional port-based communication method described above communicates through the input/output devices of each CPU, and requires intervention from each CPU, so communication takes time. Especially when the amount of data is small, communication using a proprietary protocol is better. It is extremely inefficient as it takes up most of the time.
さらに、入出力デバイスを必要とするからコストアップ
となるばかりでなく、入出力デバイスを動作させプロト
コルを判別するためのソフトウェアを必要とするという
問題点がある。Furthermore, since it requires an input/output device, it not only increases costs, but also requires software to operate the input/output device and determine the protocol.
本発明のCPU間ダイレクトメモリアクセス方式は、相
手CPUへHOLD要求を出し相手CPUからのHOL
D承認を受けとるシステムポートを有し、相手CPUか
らのHOLD承認信号により。The CPU-to-CPU direct memory access method of the present invention sends a HOLD request to the other CPU and receives a HOL request from the other CPU.
It has a system port that receives D-acknowledgment, by the HOLD acknowledgment signal from the other CPU.
自システムバスを相手側システムバスに接続するアドレ
スバッファとデータバ・ノファとを偏見。There is a bias between address buffers and data buffers that connect the own system bus to the other system bus.
自CPUのメモリアドレス空間の一部を相手CPUがH
OLD承認を出している間相手メモリにアクセス可とす
る制御回路とを有することを特徴としている。The other CPU uses a part of the memory address space of its own CPU
It is characterized by having a control circuit that allows access to the other party's memory while the OLD approval is issued.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の実施例を示すプロ・ツク図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
CPUI及びCPU2はそれぞれシステムバス3及び4
を備えている。システムバス4に接続されたシステムポ
ート(SYSTEM PORT)5よりCPU2はCP
UIにホールド(HOLD )要求を出しCPUIはこ
のHOLD要求を受けつけると。CPUI and CPU2 are connected to system buses 3 and 4, respectively.
It is equipped with The CPU 2 is connected to the CPU from the system port (SYSTEM PORT) 5 connected to the system bus 4.
A hold (HOLD) request is sent to the UI, and the CPU UI accepts this HOLD request.
HOLD承認7をシステムポー1−5に向って出すとと
もに7ステムバス3を開放する。HOLD承認信号7は
アドレスバッファ8をイネーブルにし、これによって、
システムバス4をシステムバス3に乗り入れ可能とする
。The HOLD approval 7 is sent out toward the system port 1-5, and the 7 stem bus 3 is released. The HOLD acknowledge signal 7 enables the address buffer 8, thereby
The system bus 4 can be connected to the system bus 3.
さらにHOLD承認信号7はゲート回路9のゲCPU2
はシステムポート5をスキャンすることでHOLD承認
信号7を認識しCPU2のメモリ空間にあるメモリ11
にアクセスするためシステムバス4に該当アドレスを出
力する。これによってアドレスデコーダ(ADD DE
C) 1.2がアドレスをデコードし、ゲート回路9及
び10にデコード結果を出力する。この時、ゲート回路
9はデコード結果とHOLD承認信号7との間で論理積
が成立し、データバッファ13をイネーブルにする。Furthermore, the HOLD approval signal 7 is sent to the CPU 2 of the gate circuit 9.
recognizes the HOLD acknowledge signal 7 by scanning the system port 5 and stores the memory 11 in the memory space of the CPU 2.
The corresponding address is output to the system bus 4 in order to access the address. This allows the address decoder (ADD DE
C) 1.2 decodes the address and outputs the decoded result to gate circuits 9 and 10. At this time, the gate circuit 9 performs an AND between the decoding result and the HOLD approval signal 7, and enables the data buffer 13.
CPU2が出した該当アドレスはアドレスバッファ8を
通じてシステムバス3に伝達されており。The corresponding address issued by the CPU 2 is transmitted to the system bus 3 through the address buffer 8.
CPUI側のアドレスデコーダ14はメモリ(MEM)
】5を選択しており、CPU2からCPUI側のメモリ
15にアクセス可能となる。Address decoder 14 on the CPUI side is memory (MEM)
]5 is selected, and the memory 15 on the CPUI side can be accessed from the CPU 2.
アクセス終了はCPU2がHOLD要求6を解除し、
CPUIからのHOLD承認信号が非アクティブにな
ることで完了する。To end the access, CPU2 releases HOLD request 6,
This is completed when the HOLD acknowledge signal from the CPUI becomes inactive.
終了後各システムバス3及び4はそれぞれCPUI及び
2に復帰されメモリ15はCPUI Kより、又メモリ
1]uCPU2のメモリ空間に配置される。After completion, the system buses 3 and 4 are returned to the CPUI and 2, respectively, and the memory 15 is placed in the memory space of the CPUI K and the memory 1]uCPU2.
第2図はこの時のメモリ空間状態を現わしている。即ち
、第2図(a)はCPUJのメモリ空間。FIG. 2 shows the state of the memory space at this time. That is, FIG. 2(a) shows the memory space of CPUJ.
第2図(b)はCPU2のメモリ空間マツプである。FIG. 2(b) is a memory space map of the CPU 2.
CPUIのシステムバスがCPU2に占有された状態に
おけるCPU2のメモリ空間マツプを第3図に示す。即
ちCPU2からCPUIのメモリ(第1図のメモリ15
)がアクセス可能な状態を示している。FIG. 3 shows a memory space map of the CPU 2 in a state where the CPU 2 system bus is occupied by the CPU 2. That is, the memory from CPU2 to CPUUI (memory 15 in FIG.
) indicates that it is accessible.
第1図では、 HOLD承認信号が直接アドレスバッ
ファ8とゲート回路9及び10に入力されているがCP
U2がこの信号を認識後、別のポートから出力すること
も可能である。In FIG. 1, the HOLD acknowledge signal is directly input to the address buffer 8 and gate circuits 9 and 10, but the CP
After U2 recognizes this signal, it is also possible to output it from another port.
次に本発明の第2の実施例を第4図に示す。Next, a second embodiment of the present invention is shown in FIG.
これは1両方のCPUからアクセスを可能にした例であ
る。第2図では第1図のCPU2側に存在する回路を対
称形にCPU1111tlに設けるとともに2両方のC
PUからアクセス可能なようにしている。This is an example in which access is enabled from both CPUs. In Figure 2, the circuit existing on the CPU2 side in Figure 1 is installed symmetrically in the CPU1111tl, and both CPU2
It is accessible from PU.
まず対称に置かれた回路はシステムポート16であり2
次にゲート回路17.18及びアドレスデコーダ19で
ある。追加された回路はアドレスバッファ、データバッ
ファのイネーブルを両方から可能とするためのゲート回
路20 、21であり論理和の機能を持つ。First, the circuit placed symmetrically is system port 16 and 2
Next are gate circuits 17 and 18 and address decoder 19. The added circuits are gate circuits 20 and 21 for enabling the address buffer and data buffer from both, and have a logical OR function.
さらにこの実施例では互いにHOLD要求を同時に出し
てデッドロックを防ぐためのゲート回路22 、23が
備えられている。このゲート回路22゜乙は相手からの
HOLD要求にゲートをかけるもので、各システムポー
ト5,16からコントロールされる。即ち各CPUは相
手からのHOLD要求が受けつけ可能な時この信号をア
クティブにすることにより衝突防止をすることができる
。Further, in this embodiment, gate circuits 22 and 23 are provided for simultaneously issuing HOLD requests to each other to prevent deadlock. This gate circuit 22° B is used to gate HOLD requests from the other party, and is controlled from each system port 5, 16. That is, each CPU can prevent collision by activating this signal when it can accept a HOLD request from the other CPU.
以上説明したように本発明では、2つのCPU間におい
て一時的に相手方のシステムバスを占有することにより
、相手方のメモリの一部を自分のメモリ空間に取り込み
、直接アクセスすることを可能としている。この結果C
PU間のデータ転送を高速にかつ複雑なプロトコルを処
理するソフトウェアなしで実現できるという効果がある
。As explained above, in the present invention, by temporarily occupying the system bus of the other party between two CPUs, it is possible to import a part of the other party's memory into its own memory space and directly access it. This result C
This has the advantage that data transfer between PUs can be achieved at high speed without the need for software that processes complex protocols.
ドレスバッファ、 9,10,1.7.18・・・ゲ
ート回路(制御回路)、11.15・・・メモリ(ME
M)、 12,14゜19・・・アドレスデコーダ(A
DDDEC)、 13・・・データバッファ、20・・
・オア回路、21・・・オア回路。Address buffer, 9, 10, 1.7.18... Gate circuit (control circuit), 11.15... Memory (ME
M), 12,14゜19...address decoder (A
DDDEC), 13... data buffer, 20...
・OR circuit, 21...OR circuit.
22.23・・・HOLD要求ゲート回路。22.23...HOLD request gate circuit.
第1図は本発明の第1の実施例を示す図、第2図及び第
3図は第1図における各CPUのメモリ空間マツプを示
す図、第4図は本発明の第2の実施例を示す図である。FIG. 1 is a diagram showing a first embodiment of the present invention, FIGS. 2 and 3 are diagrams showing a memory space map of each CPU in FIG. 1, and FIG. 4 is a diagram showing a second embodiment of the present invention. FIG.
Claims (1)
れ、一方の中央処理装置から他方の中央処理装置に対す
るホールド要求送出し前記他方の中央処理装置から前記
一方の中央処理装置へのホールド承認を受信する第1の
手段と、前記一方の中央処理装置のシステムバスを前記
他方の中央処理装置のシステムバスに前記ホールド承認
に基づいて接続する第2の手段と、前記一方の中央処理
装置のメモリの所定のアドレス空間を前記他方の中央処
理装置のメモリへアクセス可能とする第3の手段とを有
することを特徴とする中央処理装置間ダイレクトメモリ
アクセス方式。1. Used in a distributed processing device using two central processing units, where one central processing unit sends a hold request to the other central processing unit and the other central processing unit issues a hold approval to the one central processing unit. a second means for connecting a system bus of said one central processing unit to a system bus of said other central processing unit based on said hold approval; and third means for making a predetermined address space of the memory accessible to the memory of the other central processing unit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63299431A JP2610971B2 (en) | 1988-11-29 | 1988-11-29 | Direct memory access method between central processing units |
Applications Claiming Priority (1)
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---|---|---|---|
JP63299431A JP2610971B2 (en) | 1988-11-29 | 1988-11-29 | Direct memory access method between central processing units |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02146667A true JPH02146667A (en) | 1990-06-05 |
JP2610971B2 JP2610971B2 (en) | 1997-05-14 |
Family
ID=17872484
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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JP (1) | JP2610971B2 (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5864528A (en) * | 1981-10-14 | 1983-04-16 | Fuji Electric Co Ltd | Data transfer system of plural microprocessors |
JPS58201166A (en) * | 1982-05-19 | 1983-11-22 | Okuma Mach Works Ltd | Multiprocessor system |
JPS59148966A (en) * | 1983-02-14 | 1984-08-25 | Hitachi Ltd | Switching method of priority memory |
-
1988
- 1988-11-29 JP JP63299431A patent/JP2610971B2/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
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JPS59148966A (en) * | 1983-02-14 | 1984-08-25 | Hitachi Ltd | Switching method of priority memory |
Also Published As
Publication number | Publication date |
---|---|
JP2610971B2 (en) | 1997-05-14 |
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