JPS6162961A - Input/ouput device - Google Patents
Input/ouput deviceInfo
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- JPS6162961A JPS6162961A JP59184897A JP18489784A JPS6162961A JP S6162961 A JPS6162961 A JP S6162961A JP 59184897 A JP59184897 A JP 59184897A JP 18489784 A JP18489784 A JP 18489784A JP S6162961 A JPS6162961 A JP S6162961A
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Abstract
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、データ処理システムに係り、特に内部バス
を介してＣＰＵとデータの授受を行なう入出力機器に関
する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a data processing system, and particularly to an input/output device that exchanges data with a CPU via an internal bus.
［発明の技術的背景］
一般に、データ処理システムは、ＣＰＵと、同ＣＰＵと
内部バス例えば入出力バスを介して接続される複数の入
出力機器とを含んでいる。各入出力機器は、ＣＰＵとの
データの授受のために、それぞれ固有の機器アドレスを
有する。しかして、ＣＰＵは、その機器アドレスを用い
て入出力機器を指定することにより、所望の入出力機器
との間でデータの授受を行なう。[Technical Background of the Invention] Generally, a data processing system includes a CPU and a plurality of input/output devices connected to the CPU via an internal bus, such as an input/output bus. Each input/output device has a unique device address for exchanging data with the CPU. By specifying the input/output device using the device address, the CPU sends and receives data to and from the desired input/output device.
［背景技術の問題点］
上記したデータ処理システムにおいて、各入出力機器に
対し、例えばセットアツプなどのために共通の制御デー
タをＣＰＵから転送する場合がある。この場合、従来の
システム（入出力機器）では、ＣＰＵは、上記機器アド
レスにより各入出力機器を順に機器指定し、その都度共
通の制御デー夕を対応する入出力機器に転送しなければ
ならなかった。このため、特にシステムを構成する入出
力機器の数が多い場合には、ＣＰＵに多大な負荷がかか
ると共に処理速度が低下する問題があった。[Problems with Background Art] In the data processing system described above, common control data may be transferred from the CPU to each input/output device, for example, for setup. In this case, in conventional systems (input/output devices), the CPU must sequentially specify each input/output device using the device address and transfer common control data to the corresponding input/output device each time. Ta. For this reason, especially when the number of input/output devices configuring the system is large, there is a problem that a large load is placed on the CPU and the processing speed is reduced.
［発明の目的］
この発明は上記事情に鑑みてなされたものでその目的は
、内部バスを介してＣＰＵと接続される複数の入出力機
器を備えたデータ処理システムにおいて、予め定められ
た複数の入出力機器に共通のデータを転送する場合の同
時機器指定を可能とする入出力機器を提供することにあ
る。[Object of the Invention] This invention has been made in view of the above circumstances, and its purpose is to provide a data processing system equipped with a plurality of input/output devices connected to a CPU via an internal bus. An object of the present invention is to provide an input/output device that enables simultaneous device designation when transferring common data to the input/output device.
［発明の概要］
この発明では、内部バスを介してＣＰＵと接続される複
数の入出力機器を備えたデータ処理システムにおいて、
上記各入出力機器に、内部バス上の機器アドレスをデコ
ードするデコーダと、第１及び第２フリツプ７０ツブと
を設けるようにしている。上記デコーダは、内部バス上
の機器アドレスが該当入出力機器に固有の第１機器アド
レスである場合に第１デコード信号を出力し、同機器ア
ドレスが予め定められた複数の入出力機器に共通の第２
機器アドレスである場合に第２デコード信号を出力する
。第１フリップフロップは、デコーダからの第１デコー
ド信号に応じてセットし、自機器だけが機器指定された
ことを示す。また、第２フリップフロップは、デコーダ
からの第２デコード信号に応じてセットし、自機器を含
む予め定められた入出力機器群が共通に機器指定された
ことを示す。[Summary of the Invention] The present invention provides a data processing system including a plurality of input/output devices connected to a CPU via an internal bus.
Each input/output device is provided with a decoder for decoding device addresses on the internal bus, and first and second flips 70. The decoder outputs a first decode signal when the device address on the internal bus is a first device address unique to the corresponding input/output device, and outputs a first decode signal when the device address on the internal bus is a first device address unique to the corresponding input/output device. Second
If it is a device address, a second decode signal is output. The first flip-flop is set in response to the first decode signal from the decoder, indicating that only the own device is designated as the device. Further, the second flip-flop is set in response to a second decode signal from the decoder to indicate that a predetermined input/output device group including the own device is commonly designated as a device.
［発明の実施例］
以下、この発明の一実施例を第１および第２図を参照し
て説明する。第１図はこの発明の一実施例に係る入出力
機器１０−１の要部の構成を示し、第２図は第１図の入
出力機器１０−１をｎ台有してなるデータ処理システム
を示す。各入出力機器１Ｏ−１（ｉ＝１〜ｎ）は、内部
バス、例えばＣＰ Ｕ １１の入出力バス１２に接続さ
れている。この例において、入出力バス１２は、機器ア
ドレス、コマンド、およびデータの転送に供されるデー
タバス１３、およびコントロールバス１４からなる。コ
ントロールバス１４は、データバス１３によって機器ア
ドレスが転送されていることを示すアドレス信号ライン
１５、データバス１３によってコマンドが転送されてい
ることを示すコマンド信号ライン１６、およびデータバ
ス１３によってデータが転送されていることを示すデー
タアベイラブル信号ライン１７を含む。[Embodiment of the Invention] An embodiment of the invention will be described below with reference to FIGS. 1 and 2. FIG. 1 shows the configuration of main parts of an input/output device 10-1 according to an embodiment of the present invention, and FIG. 2 shows a data processing system having n input/output devices 10-1 shown in FIG. shows. Each input/output device 1O-1 (i=1 to n) is connected to an internal bus, for example, an input/output bus 12 of the CPU 11. In this example, the input/output bus 12 includes a data bus 13 and a control bus 14, which are used for transferring device addresses, commands, and data. The control bus 14 includes an address signal line 15 indicating that a device address is being transferred by the data bus 13, a command signal line 16 indicating that a command is being transferred by the data bus 13, and a command signal line 16 indicating that a command is being transferred by the data bus 13. It includes a data available signal line 17 indicating that the data is available.
第１図の入出力機器１０−１において、２１は（入出力
バス１２内の）データバス１３上の機器アドレスをデコ
ードするデコーダ、２２．２３はアドレス信号ライン１
５上のアドレス信号がアクティブの場合に、デコーダ２
１からの第１、第２デコード信号に応じてセットするフ
リップフロップ（以下、Ｆ／Ｆと称する）である。２４
．・・・２５はＦ／Ｆ２２からの出力信号に応じて（コ
ン１ヘロールバス１４内の対応する信号ライン、例えば
）コマンド信号ライン１６、・・・データアベイラブル
信号ライン１７上の信号をゲー１〜するアンドゲート（
以下、ＡＮＤと称する）、２６、・・・２７はＦ ／
Ｆ ２３からの出力信号に応じて（コントロールバス１
４内の対応する信号ライン、例えば）コマンド信号ライ
ン１６、・・・データアベイラブル信号ライン１７上の
信号をゲートするＡＮＤ （アンドゲート）である。２
８．・・・２９はＡ Ｎ Ｄ ２４．・・・２５からの
出力信号に応じてデータバス１３上のデータ（機器アド
レス、コマンドなどを含む）をラッチするレジスタ（以
下、ＲＥＧと称する） 、３０．・・・３１はＡ Ｎ
Ｄ ２６．・・・２７からの出力信号に応じてデータバ
ス１３上のデータをラッチするＲＥＧ （レジスタ）で
ある。なお、Ｆ ／ Ｆ ２２からの第１デコード信号
がアクティブの場合に、コントロールバス１４内の対応
する信号ライン（例えば図示せぬデータリクエスト信号
ライン）上の信号に応じてデータを送出する回路などは
省略されている。In the input/output device 10-1 shown in FIG. 1, 21 is a decoder for decoding the device address on the data bus 13 (in the input/output bus 12), and 22.23 is the address signal line 1.
If the address signal on 5 is active, decoder 2
This is a flip-flop (hereinafter referred to as F/F) that is set according to the first and second decoded signals from 1. 24
．． . . . 25 gates the signals on the command signal line 16, . and gate (
(hereinafter referred to as AND), 26,...27 are F/
Depending on the output signal from F23 (control bus 1
4, for example) command signal line 16, . . . data available signal line 17. 2
8. ...29 is A N D 24. . . . A register (hereinafter referred to as REG) that latches data on the data bus 13 (including device addresses, commands, etc.) in response to output signals from 25; 30. ...31 is A N
D26. . . . A REG (register) that latches data on the data bus 13 in response to an output signal from 27. Note that when the first decode signal from the F/F 22 is active, a circuit that sends data in response to a signal on a corresponding signal line (for example, a data request signal line not shown) in the control bus 14 is configured. Omitted.
次に、この発明の一実施例の動作を説明する。Next, the operation of one embodiment of the present invention will be explained.
ＣＰＵ１１は、入出力機器１０−１〜１０−ｎの１つ（
例えばｉ＝１である入出力機器１Ｏ−ｉ）に所望のデー
タを転送したい場合、まずデータ転送先の入出力機器に
固有の機器アドレスを（人出カルス１２内の）データバ
ス１３上に出力する。また、ｃｐｕｉｉは、機器アドレ
スの出力と同時に、データバス１３上に機器アドレスが
出力されていることを示す（コン１〜ロールバス１４内
の）アドレス信号ライン１５上の制御信号〈アドレス信
号）をアクティブにする。The CPU 11 is one of the input/output devices 10-1 to 10-n (
For example, if you want to transfer desired data to the input/output device 1O-i) where i=1, first output the device address unique to the input/output device to which the data is transferred onto the data bus 13 (in the traffic callus 12). do. Additionally, at the same time as the device address is output, the cpuii outputs a control signal (address signal) on the address signal line 15 (in the controller 1 to roll bus 14) indicating that the device address is being output on the data bus 13. Activate.
入出力機器１０−ｉ （ｉ ＝ １）内のデコーダ２１
は、データバス１３上の機器アドレスが自機器に固有の
機器アドレスである場合、アクティブな第１デコード信
号をＦ ／ Ｆ ２２に出力するように構成されている
。Ｆ ／ Ｆ ２２は、この例のようにコントロールバ
ス１４上の制御信号（アドレス信号）がアクティブであ
る場合、デコーダ２１からの第１デコード信号によりセ
ットする。これにより、自機器だ（′ｊが選択指定され
たことが示される。Decoder 21 in input/output device 10-i (i = 1)
is configured to output an active first decode signal to the F/F 22 when the device address on the data bus 13 is a device address unique to the device itself. The F/F 22 is set by the first decode signal from the decoder 21 when the control signal (address signal) on the control bus 14 is active as in this example. This indicates that the own device ('j) has been selected and specified.
これに対し、入出力機器１０−１〜１０−ｎのうちの所
定のｍ（ｍ≦ｎ）台（例えばｉ＝１〜ｍの入出力機器１
Ｏ−ｉ）に（例えばセットアツプのために）所望のデー
タを共通に転送したい場合、ＣＰ Ｕ １１は、まずデ
ータ転送先となるｍ台の入出力機器（入出力機器１０−
１〜１０−ｍ）に共通の機器アドレスを（入出力バス１
２内の）データバス１３上に出力する。また、ＣＰ Ｕ
１１は、機器アドレスの出力と同時に、データバス１
３上に機器アドレスが出力されていることを示す（コン
トロールバス１４内の）アドレス信号ライン１５上の制
御信号（アドレス信号）をアクティブにする。各入出力
機器１０−ｉ （： ＝ １−ｍ）内のデコーダ２１は
、データバス１３上の機器アドレスが予め定められた共
通の機器アドレスである場合、アクティブな第２デコー
ド信号をＦ ／ Ｆ ２３に出力するように構成されて
いる。Ｆ／Ｆ２３は、この例のようにコントロールバス
１４上の制御信号（アドレス信号）がアクティブである
場合、デコーダ２１からの第２デコード信号によりセッ
トする。On the other hand, a predetermined m (m≦n) of the input/output devices 10-1 to 10-n (for example, input/output devices 1 of i=1 to m)
When it is desired to commonly transfer desired data to O-i) (for example, for setup), the CPU 11 first transfers the data to m input/output devices (input/output devices 10-
1 to 10-m)) to a common device address (input/output bus 1
2) on the data bus 13. Also, CPU
11 is the data bus 1 at the same time as the device address is output.
The control signal (address signal) on the address signal line 15 (in the control bus 14) indicating that the device address is being output on the control bus 14 is activated. When the device address on the data bus 13 is a predetermined common device address, the decoder 21 in each input/output device 10-i (:=1-m) outputs the active second decode signal to F/F. 23. The F/F 23 is set by the second decode signal from the decoder 21 when the control signal (address signal) on the control bus 14 is active as in this example.
これにより、自機器を含む所定の入出力機器が指定され
たことが示される。This indicates that a predetermined input/output device including the own device has been designated.
ＣＰ Ｕ １１は、機器アドレスおよびアドレス信号を
出力した後、対応する入出力機器１０−ｉ （内の図示
せぬ応答回路）から応答が返されると、データバス１３
上に所望のデータを出力すると共に、コントロールバス
１４内の対応する信号ライン上の制御信号をアクティブ
にする。今、データバス１３にコマンド（コマンドデー
タ）が出力され、コマンド信号ライン１６上の制御信号
（コマンド信＠）がアクティブにされたものとする。も
し、ＣＰＵ１１からの入出力機器１０−ｉ （ｉ ＝
１ ）だけを指定する機器アドレスにより、入出力機器
１０−ｉ （ｔ ＝ １ ）内のＦ ／ Ｆ ２２がセ
ットされている場合には、コマンド信号ライン１６上の
アクティブな制御信号は、入出力機器１０−ｉ （ｉ
＝ １ ）内のＡＮＤ２４を介してＲＥＧ２８に導かれ
る。これにより、データバス１３上のコマンドは、入出
力機器１０−ｉ （ｉ ＝ １ ）内のＲＥＧ２８だけ
にラッチされる。これに対し、ＣＰＵ１１からの各入出
力機器１ｏ−ｔ ＜ １＝ １〜ｍ）を共通指定する機
器アドレスにより、各出力機器１Ｏ−１（ｉ−１〜ｍ）
内のＦ ／ Ｆ ２３がそれぞれセットされている場合
には、コマンド信号ライン１６上のアクティブな制御信
号は、各入出力機器１０−ｉ （ｉ ＝１〜ｍ）内のＡ
ＮＤ２６を介してＲＥＧ３０に導かれる。これにより、
データバス１３上のコマンドは、各入出力機器１Ｏ−１
（ｉ−１〜ｍ）内のＲＥＧ３０に同時にラッチされる。After outputting the device address and address signal, the CPU 11 outputs the data bus 13 when a response is returned from the corresponding input/output device 10-i (response circuit, not shown).
the desired data on the bus 14 and activates the control signal on the corresponding signal line in the control bus 14. It is now assumed that a command (command data) is output to the data bus 13 and a control signal (command signal @) on the command signal line 16 is activated. If the input/output device 10-i from the CPU 11 (i =
If F/F 22 in input/output device 10-i (t = 1) is set by a device address that specifies only 1), the active control signal on command signal line 16 Device 10-i (i
= 1) is led to REG28 via AND24. As a result, the command on the data bus 13 is latched only to the REG 28 in the input/output device 10-i (i=1). On the other hand, each output device 1O-1 (i-1 to m) is specified by a device address that commonly specifies each input/output device 1o-t < 1 = 1 to m) from the CPU 11.
When the F/F 23 in each input/output device 10-i (i = 1 to m) is set, the active control signal on the command signal line 16
It is led to REG30 via ND26. This results in
Commands on the data bus 13 are transmitted to each input/output device 1O-1.
(i-1 to m) are simultaneously latched to REG30.
上記したように、この実施例によれば、入出力機器１０
−１〜１０−ｍは、ＣＰ Ｕ １１からの共通機器アト
レス指定により、ＣＰＵ１１からの共通の転送データを
同時に受取ることができる。したがって、この場合（ｍ
台の入出力機器に共通のデータを転送する場合）におけ
るｃ ｐ ｕ ｉｌの負担は、従来の１／ｍに減少する
。また、データ転送速度は、実質的にｍ倍なる。As described above, according to this embodiment, the input/output device 10
-1 to 10-m can simultaneously receive common transfer data from the CPU 11 by specifying a common device address from the CPU 11. Therefore, in this case (m
When transferring common data to multiple input/output devices), the load on the CPU is reduced to 1/m compared to the conventional method. Further, the data transfer rate is substantially increased by m times.
なお、第１図に示すデコーダ２１およびＦ ／ Ｆ ２
２゜２３を含む入出力制御部分は、入出力機器本体と同
一筐体に収容されていても、入出ツノ機器本体から分離
独立して設けられていてもよい。Note that the decoder 21 and F/F 2 shown in FIG.
The input/output control section including 2.degree. 23 may be housed in the same housing as the main body of the input/output device, or may be provided separately and independently from the main body of the input/output device.
また、前記実施例では、各入出力機器１０−１が入出力
バス１２を介してＣＰＵ１１に接続される場合について
説明したが、データバス、アドレスバス、およびコント
ロールバスからなるマルチパスにより相互接続される場
合にもに適用できる。この場合には、アドレスバスの例
えば上位フィールドで機器を指定し、下位フィールドで
レジスタを指定できる。したがって、機器指定とデータ
転送とが同時に行なえる。Further, in the above embodiment, the case where each input/output device 10-1 is connected to the CPU 11 via the input/output bus 12 has been described, but the input/output devices 10-1 are interconnected by a multipath consisting of a data bus, an address bus, and a control bus. It can also be applied when In this case, the device can be specified in the upper field of the address bus, and the register can be specified in the lower field. Therefore, device specification and data transfer can be performed simultaneously.
［発明の効果］
以上詳述したようにこの発明によれば、予め定められた
複数の入出力機器に共通のデータを転送する場合の同時
機器指定が可能となる。したがって、同時機器指定され
た各入出力機器においては、内部バス上の共通データを
同時に取込むことが可能となる。これは、共通データを
出力する場合には、ＣＰＵからの機器アドレスおよびデ
ータ送出を、該当する各入出力機器毎に行なう必要のな
いことを示す。即ち、この発明によれば、ＣＰＵのデー
タ転送に要する負担が著しく軽減される。[Effects of the Invention] As described in detail above, according to the present invention, simultaneous device designation is possible when common data is transferred to a plurality of predetermined input/output devices. Therefore, the input/output devices designated as simultaneous devices can simultaneously import common data on the internal bus. This indicates that when common data is output, it is not necessary to send the device address and data from the CPU to each corresponding input/output device. That is, according to the present invention, the burden on the CPU required for data transfer is significantly reduced.
第１図はこの発明の一実施例に係る入出力機器の要部構
成を示すブロック図、第２図は第１図の入出力機器を有
するデータ処理システムのブロック構成図である。
１Ｏ−ｉ（ｉ＝１〜ｎ）−入出１３機器、１１・ＣＰ
Ｕ、１２・・・入出力バス、２１・・・デコーダ、２２
．２３・・・フリップフロップ（Ｆ／Ｆ）。FIG. 1 is a block diagram showing the configuration of main parts of an input/output device according to an embodiment of the present invention, and FIG. 2 is a block diagram of a data processing system having the input/output device of FIG. 1. 1O-i (i=1~n) - 13 input/output devices, 11/CP
U, 12... input/output bus, 21... decoder, 22
．． 23...Flip-flop (F/F).
Claims (1)
を備えたデータ処理システムにおいて、上記内部バス上
の機器アドレスをデコードし、同機器アドレスが該当入
出力機器に固有の第１機器アドレスである場合に第１デ
コード信号を出力し、同機器アドレスが予め定められた
複数の入出力機器に共通の第２機器アドレスである場合
に第２デコード信号を出力するデコーダと、このデコー
ダからの上記第１デコード信号に応じてセットする第１
フリップフロップと、上記デコーダからの上記第２デコ
ード信号に応じてセットする第２フリップフロップとを
具備し、上記第１または第２フリップフロップの状態に
応じて機器選択が行なわれるように構成されていること
を特徴とする入出力機器。In a data processing system equipped with a plurality of input/output devices connected to a CPU via an internal bus, the device address on the internal bus is decoded, and the device address is a first device address unique to the corresponding input/output device. a decoder that outputs a first decoded signal in a certain case and outputs a second decoded signal when the same device address is a second device address common to a plurality of predetermined input/output devices; The first set according to the first decode signal.
The device comprises a flip-flop and a second flip-flop that is set in response to the second decode signal from the decoder, and is configured so that device selection is performed depending on the state of the first or second flip-flop. An input/output device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184897A JPS6162961A (en) | 1984-09-04 | 1984-09-04 | Input/ouput device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184897A JPS6162961A (en) | 1984-09-04 | 1984-09-04 | Input/ouput device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6162961A true JPS6162961A (en) | 1986-03-31 |
Family
ID=16161234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59184897A Pending JPS6162961A (en) | 1984-09-04 | 1984-09-04 | Input/ouput device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162961A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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1984
- 1984-09-04 JP JP59184897A patent/JPS6162961A/en active Pending
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