JPH02136978A - 画像データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明を以下の順序で説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする課題 Ｅ　課題を解決するための手段 Ｆ作用 Ｇ　実施例 Ｈ発明の効果 Ａ　産業上の利用分野 本発明は、一画面をあらわす画像信号がサンプリングさ
れて形成される離散画像データをメモリに書き込み、書
き込まれた離散画像データをメモリから所定のデータブ
ロック単位で読み出して、離散画像データに対するブロ
ック処理を施す画像データ処理装置に関する。

Ｂ　発明の概要 本発明は、一画面をあらわす画像信号が水平方向に２”
　　（Ｋは正整数）画素が得られるとともに垂直方向に
Ｊ・２Ｍ　　（Ｊ及びＭは正整数）画素が１見られる如
くにサンプリングされて形成される離散画像データをメ
モリに書き込み、メモリに書き込まれた一画面の離散画
像データを、水平方向に２Ｍ　　（Ｎは正整数で、Ｎ≦
Ｋ）画素で垂直方向に２Ｍ画素の画像ブロックに相当す
るデータブロック単位づつ読み出して、離散画像データ
についてのブロック処理を行う画像データ処理装置にお
いて、メモリに一画面分の離散画像データが書き込まれ
る際には、メモリに対する書込アドレスデータが、０か
らＭ＋Ｋ＋１−１まで（Ｉはｌｏｇ２Ｊに等しいかもし
くはｌｏｇ、　Ｊ　＋　１を越えない最大の整数）とあ
らわし得るＭ＋Ｋ＋Ｉ個のビット端子を有する第１のア
ドレスデータ発生手段から供給されるとともに、メモリ
から一画面分の離散画像データが読み出される際には、
メモリに対する読出アドレスデータが、０からＭ＋Ｋ＋
　１−１までとあらわし得るＭ＋Ｋ＋１個のビット端子
を有する第２のアドレスデータ発生手段から供給され、
第１及び第２のアドレスデータ発生手段の夫々のビット
端子が、一方の０からＮ”−１までが他方のＯからＮ−
１までに夫々対応し、一方のＮからＮ十Ｍ−１までが他
方のＮ＋ＭからＭ＋Ｋ−１までに夫々対応し、一方のＮ
＋ＭからＭ＋Ｋ−１までが他方のＮからＮ＋Ｍ−１まで
に夫々対応し、さらに、一方のＭ＋ＫからＭ＋Ｋ＋１−
１までが他方のＭ＋ＫからＭ＋Ｋ＋１−１までに夫々対
応するものとされるようになすことにより、メモリに書
き込まれた一画面分の離散画像データを水平方向に２Ｎ
画素で垂直方向に２９画素の画像ブロックに相当するデ
ータブロック単位づつ読み出すにあたり、メモリのアド
レス制御を極めて容易に行うことができて、離散画像デ
ータのブロック処理の容易化と迅速化とを図ることがで
きるようにしたものである。

Ｃ従来の技術 アナログ公衆電話回線を通じて画像情報と音声情報とを
送受する、所謂、テレビ電話システム等においては、画
像信号のディジタル処理が行われるが、斯かる画像信号
のディジタル処理にあたり、一画面をあらわす画像信号
がサンプリングされてアナログ／ディジタル変換される
ことにより形成される離散画像データをメモリに書き込
み、書き込まれた離散画像データをメモリから所定のデ
ータブロック単位で読み出して、離散画像データに対す
るブロック処理を施すよう・になすことが提案されてい
る。そして、このような離散画像データに対するブロッ
ク処理は、例えば、第６図に示される如くの回路構成が
とられて行われる。

第６図に示される回路構成においては、入力端子ｌＯか
ら導入される画像信号Ｓｖがアナログ／ディジタル変換
部（Ａ／Ｄ変換部）１１に供給され、Ａ／Ｄ変換部１１
から、画像信号Ｓｖの各−画面骨が、所定の画素数が得
られるように、例えば、水平方向にｎ画素（ｎは正整数
）が得られるとともに垂直方向にｍ画素（ｍは正整数）
が得られる如くにサンプリングされて、アナログ／ディ
ジタル変換されることにより形成される離散画像データ
Ｄｖが、順次得られる。そして、Ａ／Ｄ変換部１１から
得られる一画面をあらわす離散画像データＤｖば、メモ
リ１２に供給され、アドレスカウンタ１４からメモリ１
２に対する書込アドレスデータとして送出されるアドレ
スデータＤａに従って、メモリ１２に書き込まれる。

次に、メモリ１２に書き込まれた一画面をあらわす離数
画像データＤｖが、画像ブロック処理部１５からメモリ
１２に対する読出アドレスデータとして送出されるアド
レスデータＤｂに従って、例えば、所定の画素数の画像
ブロックに相当するデータブロック単位づつ読み出され
て、画像ブロック処理部Ｉ５に取り込まれ、画像ブロッ
ク処理部１５において、離散画像データＤｖについての
データブロック処理が行われる。ａ像ブロック処理部１
５においてデータブロック処理がなされた離散画像デー
タＤｖの各データブロック単位は、画像ブロック処理部
１５からメモリ１２に対する書込アドレスデータとして
送出されるアドレスデータＤｂに従って、再度、メモリ
１２に順次書き込まれる。

その後、メモリ１２に書き込まれた、データブロック処
理が施された離散画像データＤｖ’が、アドレスカウン
タ１４からメモリ１，２に対する読出アドレスデータと
して送出されるアドレスデータＤａに従って、メモリ１
２から読み出され、ディジタル／アナログ変換部（Ｄ／
Ａ変換部）１３に供給される。そして、Ｄ／Ａ変換部１
３から、データブロック処理が施された離散画像データ
ＤＶ”に基づく画像信号Ｓｖ’が得られて、出力端子１
６に導出される。

Ｄ　発明が解決しようとする課題 上述の如くに、一画面をあらわす画像信号Ｓｖが水平方
向にｎ画素が得られるとともに垂直方向にｍ画素が得ら
れる如くにサンプリングされて離散画像データＤｖが形
成され、それがメモリ１２に書き込まれる場合、メモリ
１２はｍ’ｎ画素分のデータを収容する容量を有するも
のとされ、また、アドレスカウンタ１４から送出される
アドレスデータＤａ及び画像ブロック処理部１５から送
出されるアドレスデータＤｂの夫々は、ｌｏｇｚ（ｍ・
ｎ）もしくはＩｏｇｚ　（ｍ　−ｎ）　＋　１を越えな
い最大の整数に等しいものとされχビットのコードデー
タとされて、アドレスカウンタ１４及び画像ブロック処
理部１５のアドレスデータ送出部分は、夫々、Ｘ個のア
ドレスビット端子を有するものとされる。そして、アド
レスカウンタ１４とメモリ１２との接続関係が、第７図
に示される如くに、アドレスカウンタ１４のアドレスビ
ット端子ａＯ〜ａＸがメモリ１２におけるアドレスビッ
ト端子ＡＯ−ＡＸに夫々対応するものとなるようにされ
、それにより、離散画像データＤｖがメモリ１２に書き
込まれるにあたっては、離散画像データＤｖにおける各
画素データ単位がメモリ１２におけるアドレス指定位置
に順次格納されて、第８図Ａに示される如（、Ａ／Ｄ変
換部１１から順次送出されて離散画像データＤｖを形成
するｍ’ｎ個の画素データ単位が、メモリ１２における
アドレス０〜ｍ−ｎ−１に対応する位置に夫々格納され
ることになる。

そして、斯かる一画面分の離散画像データＤｖを形成す
るｍ−ｎ個の画素データ単位が、データブロック処理の
ため、メモリ１２から画像ブロック処理部１５に取り込
まれるにあたっては、例えば、水平方向に４画素で垂直
方向に４画素の画像ブロックに相当する１６個の画素デ
ータ単位により形成されるデータブロック単位づつ読み
出されるが、その際のメモリ１２からの各画素データ単
位の読出順序は、第８図Ｂにおいて〔〕内の数字で示さ
れる如くにされ、先ず、一番目の画像ブロックをあらわ
すデータブロック単位を形成する１６個の画素データ単
位が１〜１６番の順序をもって読み出されて、次に、一
番目の画像ブロックに続く二番目の画像ブロックをあら
わすデータブロック単位を形成する１６個の画素データ
単位が１７〜３２番の順序をもって読み出され、以下同
様に、三番目以降の各画像ブロックをあらゎすデータブ
ロック単位が順次読み出されることになる。

そのため、画像ブロック処理部１５がらのアドレスデー
タＤｂの送出順序とアドレスデータＤｂがあられすべき
メモリ１２におけるアドレスとの対応関係は、第９図に
示される如く、送出順序が１゜２．３．４であるアドレ
スデータＤｂは、メモリ１２におけるアドレス０，１，
２．３を夫々あられし、送出順序が５．６，７．８であ
るアドレスデータＤｂは、メモリ１２におけるアドレス
ｎ。

ｎ＋１．ｎ＋２．ｎ＋３を夫々あられすという如くに、
アドレスデータＤｂが４個毎にそれ等があられすメモリ
１２におけるアドレスが不連続なものとなるよ・うにさ
れる。

このよ・うに、画像ブロック処理部１５から送出される
アドレスデータＤｂは、その内容が単純に増加あるいは
減少していく番号で示されるアドレスをあらわすものと
はされないので、画像ブロック処理部１５においては、
アドレスデータＤｂの送出に際して、連続して送出され
る４個毎に、それらがあられすべきメモリ１２における
アドレスについての演算を行うことが要求されることに
なる。従って、メモリ１２に書き込まれた一画面分の離
散画像データＤｖを、データブロック処理のため、所定
の画像ブロックに相当するデータブロック単位づつ読み
出すにあたってのメモリ１２のアドレス制御が、容易に
行′えるものではないものとされることになり、画像ブ
ロック処理部１５の構成の複雑化がまねかれるとともに
、離散画像データＤｖのブロック処理における容易化及
び迅速化を図ることが困難とされることになる。

斯かる点に鑑み、本発明は、一画面をあらわす画像信号
がサンプリングされて形成される離散画像データをメモ
リに書き込み、書き込まれた離散画像データをメモリか
ら所定の画像ブロックに相当するデータブロック単位で
読み出して、離散画像データに対するブロック処理を施
すにあたり、メモリに書き込まれた一画面分の離散画像
データをデータブロック単位づつ読み出すに際して、メ
モリのアドレス制御を極めて容易に行うことができ、そ
れに伴って、離散画像データのブロック処理の容易化と
迅速化とを図ることができるようにされた画像データ処
理装置を提供することを目的とする。

Ｅ　課題を解決するための手段 上述の目的を達成すべく、本発明に係る画像データ処理
装置は、一画面をあらわす画像信号が水平方向に２に画
素が得られるとともに垂直方向に、Ｉ・２Ｍ画素が得ら
れる如くにサンプリングされて形成される離散画像デー
タを送出する画像データ供給部と、画像データ供給部か
ら送出される一画面分の離散画像データが書き込まれる
メモリと、メモリに書き込まれた一画面分の離散画像デ
ータを、水平方向に２Ｎ画素で垂直方向に２Ｍ画素の画
像ブロックに相当するデータブロック単位づつ読み出し
て、離散画像データについてのブロック処理を行うデー
タブロック処理部と、メモリについてのアドレス制御を
行うメモリアドレス制御部とを備え、メモリアドレス制
御部が、メモリに一画面分の離散画像データが書き込ま
れる際に、メモリに対する書込アドレスデータを、０か
らＭ＋Ｋ＋１−１までとあらわし得るＭ＋Ｋ＋１個のビ
ット端子を有する第１のアドレスデータ発生手段から供
給するとともに、メモリから一画面分の離散画像データ
がデータブロック処理部へと読み出されるに際には、メ
モリに対する読出、アドレスデータを、０からＭ＋Ｋ＋
　１−１までとあらわし得るＭ＋Ｋ＋Ｉ個のビット端子
を有する第２のアドレスデータ発生手段から供給し、第
１及び第２のアドレスデータ発生手段の夫々のビット端
子を、一方の０からＮ−１までが他方のＯからＮ−１ま
でに夫々対応し、一方のＮからＮ＋Ｍ−１までが他方の
Ｎ＋ＭからＭ＋Ｋ−１までに夫々対応し、一方のＮ＋Ｍ
からＭ＋Ｋ−１までが他方のＮからＮ＋Ｍ−１までに夫
々対応し、さらに、一方のＭ＋にからＭ＋Ｋ＋１−１ま
でが他方のＭ＋ＫからＭ＋Ｋ＋１−１までに夫々対応す
るものとなすものにされて、構成される。

Ｆ作用 このように構成される本発明に係る画像データ処理装置
においては、メモリアドレス制御部が、メモリに一画面
分の離散画像データが書き込まれる際にメモリに対する
書込アドレスデータを送出する第１のアドレスデータ発
生手段における０からＭ＋Ｋ＋１−１までとあらわし得
るＭ＋Ｋ＋１個のビット端子と、メモリから一画面分の
離散画像データがデータブロック処理部へと読み出され
る際にメモリに対する読出アドレスデータを送出する第
２のアドレスデータ発生手段における、０からＭ＋Ｋ＋
　Ｉ−１までとあらわし得るＭｆＫ十１個のビット端子
とを、一方のＯからＮ−１までが他方の０からトＪ−１
までに夫々対応し、一方のＮからＮ４Ｍ−１までが他方
のＮ４ＭからＭ＋Ｋ−１までに夫々対応し、一方のＮ４
ＭからＭ＋Ｋ−１までが他方のＮからＮ４Ｍ−１までに
夫々対応し、さらに、一方のＭ＋ＫからＭ＋Ｋ＋１−１
までが他方のＭ＋ＫからＭ＋Ｋ＋１−１までに夫々対応
するものとなすことにより、第１及び第２のアドレスデ
ータ発生手段からのアドレスデータの送出に際して、そ
れらがあられすべきメモリにおけるアドレスについての
演算を行うことが不要とされて、メモリに書き込まれた
一画面分の離散画像データを、データブロック処理のた
め、データブロック単位づつ読み出してデータブロック
処理部に取り込むにあたってのメモリのアドレス制御が
、極めて容易に行うことができるものとされて、離散画
像データのブロック処理の容易化と迅速化とが図られる
ことになる。

Ｇ　実施例 第１図は、本発明に係る画像データ処理装置の一例を示
す。この例においては、画像信号Ｓｖが、入力端子３０
から導入されて、Ａ／Ｄ変換部３１に供給される。Ａ／
Ｄ変換部３１においては、画像信号Ｓｖの各−画面分が
、例えば、水平方向に１６６画素得られるとともに垂直
方向にも１６６画素得られる如くにサンプリングされ、
アナログ／ディジタル変換がなされることにより、一画
面をあらわす離数画像データＤｖが順次形成される。

ＡＩＤ変換部３１から得られる一画面をあらわす離散画
像データＤｖは、メモリ３２に格納される。−旦、メモ
リ３２に書き込まれた一画面をあらわす離散画像データ
Ｄｖは、例えば、水平方向に４画素で垂直方向に４画素
の画像ブロックに相当するデータブロック単位づつ読み
出だされて、データバッファ部３４を介してデータブロ
ック処理部３５に取り込まれ、データブロック処理部３
５においてデータブロック処理が施される。そして、離
散画像データＤｖにデータブロック処理が施されて得ら
れる離散画像データＤｖ’が、データバッフ１部３４を
介してメモリ３２に供給され、再度、メモリ３２に書き
込まれる。

その後、メモリ３２からデータブロック処理が施された
離散画像データＤｖ“が読み出されてディジタル／アナ
ログ変換部（Ｄ／Ａ変換部）３３に供給され、Ｄ／Ａ変
換部３３において、データブロック処理が施された離散
画像データＤｖ°がアナログ信号に変換されて、画像信
号Ｓｖ’が得られる。Ｄ／Ａ変換部３３において得られ
た画像信号Ｓｖ’は、低域通過フィルタ（ＬＰＦ）４０
を通じて信号加算部４１に供給され、信号加算部４１に
おいて、タイミング信号形成部３９から供給される同期
信号Ｓｓが付加されて、複合画像信号Ｓｖｃを形成する
ものとされる。そして、信号加算部４１から得られる複
合画像信号Ｓｖｃが、出力端子４２に導出される。

データブロック処理部３５は、メモリ３２から取り込ま
れる離散画像データＤｖについてのデータブロック処理
を行うものとされるに加えて、アドレスデータ形成部を
内蔵し、そのアドレスデータ形成部に接続された８個の
アドレスビット端子ＢＯ〜Ｂ７から、８ビツトコードデ
ータであるアドレスデータＤＢを送出するものとされ、
さらに、メモリ３２等に対する動作制御を行う制御ユニ
ットとしての役割を果たすものとされており、スイッチ
制御信号Ｃｓとメモリ３２に対する書込指令信号Ｃｗ及
び読出指令信号Ｃｒとを送出する。

データブロック処理部３５に設けられたアドレスピット
端子ＢＯ〜Ｂ７には、アドレスバッファ部３６が接続さ
れており、このアドレスバッファ部３６は、その出力側
に８個のアドレスビット端子ｂｏ−ｂ７を備えていて、
アドレスビット端子ｂＯ〜ｂ７に、データブロック処理
部３５のアドレスビット端子ＢＯ−８７から供給される
アドレスデータＤＢに基づく、８ビツトのコードデータ
とされたアドレスデータＤｂを、アドレス０〜２５５を
順次あられすものとして発生させる。

また、データブロック処理部３５及びアドレスバッファ
部３６とは別に、メモリ３２にアドレスデータを供給す
るアドレスカウンタ３７が備えられており、このアドレ
スカウンタ３７は、その出力側に８個のアドレスビット
端子ａＯ〜ａ７を備えていて、タイミング信号形成部３
９から送出される、同期信号Ｓｓに同期したクロックパ
ルス信号Ｃｐを受けて作動し、アドレスビット端子ａＯ
〜ａ７に、８ビツトのコードデータとされたアドレスデ
ータＤａを、アドレス０〜２５５を順次あられすものと
して発生させる。

アドレスバッファ部３６に備えられたアドレスビット端
子ｂｏ−ｂ７は、スイッチング部３８を形成する８個の
スイッチＴ　Ｏ−Ｔ　７の夫々における選択接点Ｐに接
続され、また、アドレスカウンタ３７に備えられたアド
レスビット端子ａＯ−ａ７は、スイッチＴＯ〜Ｔ７の夫
々における選択接点Ｑに接続されており、スイッチＴＯ
〜Ｔ７の夫々の可動接点は、メモリ３２に設けられた８
個のアドレスビット端子Ａ　Ｏ−Ａ　７に接続されてい
る。

そして、スイッチＴ’Ｏ〜Ｔ７により形成されるスイッ
チング部３８には、データブロック処理部３５から送出
されるスイッチ制御信号Ｃｓが供給され、例えば、スイ
ッチ制御信号Ｃｓが高レベルをとるものとされるとき、
スイッチＴｏ〜Ｔ７の夫々の可動接点が選択接点Ｐに接
続され、また、スイッチ制御信号Ｃｓが低レベルをとる
ものとされるとき、スイッチＴＯ〜Ｔ７の夫々の可動接
点が選択接点Ｑに接続される。

アドレスバッファ部３６に備えられたアドレスビット端
子ｂＯ〜ｂ７と、スイッチＴＯ〜Ｔ７の夫々における選
択接点Ｐとの接続は、アドレスバッファ部３６に備えら
れたアドレスビット端子ｂＯ，ｂｌ、ｂ２．ｂ３．ｂ４
．ｂ５．ｂ６及びｂ７が、夫々、スイッチＴｏ、ＴＩ、
Ｔ４．Ｔ５゜Ｔ２．Ｔ３．Ｔ６及びＴ７の各々の選択接
点Ｐに対応する態様をもってなされ、また、アドレスカ
ウンタ３７に備えられたアドレスビット端子ａＯ〜ａ７
と、スイッチＴＯ−７７の夫々における選択接点Ｑとの
接続は、アドレスカウンタ３７に備えられたアドレスビ
ット端子ａｏ、ａｌ、ａ２゜ａ３．ａ４．ａ５．ａ６及
びａ７が、夫々、スイッチＴｏ、Ｔｌ、Ｔ２．Ｔ３．Ｔ
４．Ｔ５．Ｔ６及び］゛７の各々の選択接点Ｑに対応す
る態様をもってなされ、さらに、スイッチＴＯ〜Ｔ７の
夫々の可動接点とメモリ３２に設けられたアドレスビッ
ト端子ＡＯ〜Ａ７との接続は、スイッチＴＯ１Ｔｌ、Ｔ
２．Ｔ３．Ｔ４．Ｔ５．Ｔ６及びＴ７が、夫々、アドレ
スビット端子ＡＯ，ＡＩ、Ａ２．Ａ３、Ａ４．Ａ５．Ａ
６及びＡ７に対応する態様をもってなされる。このよう
な接続がなされることにより、メモリ３２に設けられた
アドレスビット端子ＡＯ〜Ａ７に対しての関係において
は、第２図に示される如く、アドレスカウンタ３７に備
えられたアドレスビット端子ａ　Ｏ，ａ　１．　　ａ　
２．　　ａ３、ａ４．ａ５．ａ６及びａ７が、夫々、ア
ドレスバッフ１部３６に備えられたアドレスビット端子
ｂｏ、ｂｌ、ｂ４．ｂ５．ｂ２．ｂ３．ｂ６及びｂ７に
対応せしめられていることになる。

メモリ３２には、データブロック処理部３５から送出さ
れる書込指令信号Ｃｗ及び読出指令信号Ｃｒが、適宜選
択的に供給される。

斯かるもとで、Ａ／Ｄ変換部３１から得られる一画面を
あらわす離散画像データＤｖがメモリ３２に格納される
にあたっては、データブロック処理部３５から、スイッ
チ制御信号Ｃｓが、低レベルをとるものとされてスイッ
チング部３８に供給され、その結果、スイッチＴＯ〜Ｔ
７の夫々の可動接点が選択接点Ｑに接続されて、アドレ
スカウンタ３７に備えられたアドレスビット端子ａＯ１
ａｌ、ａ２．ａ３□　ａ４．ａ５．ａ６及びａ７が、ス
イッチＴＯ〜Ｔ７を介して、夫々、メモリ３２に設けら
れたアドレスビット端子ＡＯ，Ａｌ、Ａ２、Ａ３．Ａ４
．Ａ５．Ａ６及びＡ７に接続されたもとで、アドレスカ
ウンタ３７におけるアドレスビット端子ａＯ〜ａ７に得
られるアドレスデータＤａが、メモリ３２に書込アドレ
スデータとして供給される状態がとられるとともに、書
込指令信号Ｃｗがメモリ３２に供給されて、メモリ３２
が書込可能状態とされる。斯かる状態においては、メモ
リ３２におけるアドレスビット端子ＡＯ〜Ａ７に供給さ
れるアドレスデータＤａは、アドレス０〜２５５を順次
あられすものとなり、Ａ／Ｄ変換部３１からの離散画像
データＤｖを構成する、１６ｘ１６＝２５６画素の夫々
をあらわす各画素データ単位が、メモリ３２におけるア
ドレスデータＤａによって指定される位置に順次書き込
まれていき、離散画像データＤｖを構成する全画素デー
タ単位が書き込まれたときには、第３図Ａに示される如
く、メモリ３２におけるアドレス０〜２５５に対応する
位置に、一画面をあらわす離散画像データＤｖを形成す
る２５６個の画素データ単位が夫々格納されることにな
る。

続いて、このようにして、メモリ３２に書き込まれた一
画面をあらわす離散画像データＤｖが、水平方向に４画
素で垂直方向に４画素の画像ブロックに相当するデータ
ブロック単位づつ読み出だされ、データバッファ部３４
を介してデータブロック処理部３５に取り込まれるに際
しては、データブロック処理部３５から、スイッチ制御
信号Ｃ８が、高レベルをとるものとされてスイッチング
部３８に供給され、その結果、スイッチＴＯ〜Ｔ７の夫
々の可動接点が選択接点Ｐに接続されて、アドレスバッ
ファ部３６に備えられたアドレスビット端子ｂＯ，ｂｌ
、ｂ４．ｂ５．ｂ２．ｂ３゜ｂ６及びｂ７が、スイッチ
ＴＯ−Ｔ７を介して、夫々、メモリ３２に設けられたア
ドレスビット端子ＡＯ，Ａｌ、Ａ２．Ａ３．Ａ４．Ａ５
．Ａ６及びＡ７に接続されたもとで、アドレスバッファ
部３６におけるアドレスビット端子ｂＯ〜ｂ７に得られ
るアドレスデータＤｂが、メモリ３２に読出アドレスデ
ータとして供給される状態がとられるとともに、読出指
令信号Ｃｒがメモリ３２に供給されて、メモリ３２が読
出可能状態とされる。そして、メモリ３２におけるアド
レス０〜２５５に対応する位置に格納された離散画像デ
ータＤｖを形成する２５６個の画素データ単位が、メモ
リ３２におけるアドレスビット端子Ａ　Ｏ−Ａ　７に供
給されるアドレスデータＤｂによる読出位置の指定に従
って読み出されるが、斯かるちとでは、メモリ３２にお
けるアドレスビット端子ＡＯ〜Ａ７に供給されるアドレ
スデータＤｂは、メモリ３２におけるアドレスＯ〜２５
５を順次あられすものとはならず、アドレスＯ〜２５５
の夫々を、第３図Ｂにおいて〔〕内の数字で示される如
くの順番をもってあられしていくものとされ、先ず、メ
モＩＪ３２におけるアドレスＯ〜３．１６〜１９，３２
〜３５及び４８〜５１の１６アドレスからなる第１のア
ドレスブロックを形成するアドレスを順次あられし、次
に、第１のアドレスブロックに続く第２のアドレスブロ
ックを形成する１６アドレスを順次あられし、以下同様
に、第３以降のアドレスブロックの夫々を形成する１６
アドレスを順次あられしていくものとされる。従って、
メモリ３２におけるアドレスＯ〜２５５に対応する位置
に格納された離散画像データＤｖを形成する２５６個の
画素データ単位が、水平方向に４画素で垂直方向に４画
素の画像ブロックに相当する１６個の画素データ単位に
より形成されるデータブロック単位づつ読み出されるこ
とになり、また、その際のメモリ３２からの各画素デー
タ単位の読出順序が、第３図Ｂにおいて〔）内の数字で
示される如（のものとされることになって、先ず、一番
目の画像ブロックをあらわすデータブロック単位を形成
する、メモリ３２におけるアドレス０〜３゜１６〜１９
．３２〜３５及び４８〜５１に対応する位置に格納され
た１６個の画素データ単位が、１〜１６番の順序をもっ
て読み出されて、次に、一番目の画像ブロックに続く二
番目の画像ブロックをあらわすデータブロック単位を形
成する１６個の画素データ単位が１７〜３２番の順序を
もって読み出され、以下同様に、三番目以降の各画像ブ
ロックをあらわすデータブロック単位が順次読み出され
ることになる。

そして、メモリ３２から読み出される、合計１６個のデ
ータブロック単位が、データバ・ンファ部３４を介して
、順次、データブロック処理部３５に取り込まれ、デー
タブロック処理部３５における離散画像データＤｖにつ
いてのデータブロック処理に供される。

また、離散画像データＤｖにデータブロック処理が施さ
れて得られる離散画像データＤｖ’が、データバッファ
部３４を介してメモリ３２に書き込まれる際には、デー
タブロック処理部３５から、スイッチ制御信号Ｃｓが、
高レベルをとるものとされてスイッチング部３８に供給
され、その結果、スイッチＴＯ〜Ｔ７の夫々の可動接点
が選択接点Ｐに接続されて、アドレスバッファ部３６に
備えられたアドレスビット端子ｂｏ、ｂｌ、ｂ４．ｂ５
、ｂ２．ｂ３．ｂ６及びｂ７が、スイッチＴＯ〜Ｔ７を
介して、夫々、メモリ３２に設けられたアドレスビット
端子ＡＯ，ＡＩ、Ａ２．Ａ３．Ａ４、Ａ５．Ａ６及びＡ
７に接続されたもとで、アドレスバッフ１部３６におけ
るアドレスビット端子ｂＯ〜ｂ７に得られるアドレスデ
ータＤｂが、メモリ３２に書込アドレスデータとして供
給される状態がとられるとともに、書込指令信号Ｃｗが
メモリ３２に供給されて、メモリ３２が書込可能状態と
される。そして、データブロック処理部３５において得
られる離散画像データＤｖ”が、データバッファ部、３
４を介してメモリ３２に供給され、離散画像データＤｖ
’を形成する、１６個のデータブロック単位を構成する
ものとされた２５６個の画素データ単位が、メモリ３２
におけるアドレスビット端子Ａ　Ｏ−Ａ　７に供給され
るアドレスデータＤｂによる書込位置の指定に従って、
メモリ３２におけるアドレス０〜２５５に対応する位置
に書き込まれるが、斯かるちとでは、メモリ３２におけ
るアドレスビット端子ＡＯ〜Ａ７に供給されるアドレス
データＤｂは、メモリ３２におけるアドレス０〜２５５
を順次あられすものとはならず＼アドレス０〜２５５の
夫々を、第３図Ｂにおいて〔］内の数字で示される如く
の順番をもってあられしていくものとされ、先ず、メモ
リ３２におけるアドレスＯ〜３，１６〜１９．３２〜３
５及び４８〜５１の１６アドレスからなる第１のアドレ
スブロックを形成するアドレスを順次あられし、次に、
第１のアドレスブロックに続く第２のアドレスブロック
を形成する１６アドレスを順次あられし、以下同様に、
第３以降のアドレスブロックの夫々を形成する１６アド
レスを順次あられしていくものとされる。従って、メモ
リ３２への離散画像データＤｖ’を形成する１６個のデ
ータブロック単位に区分された画素データ単位の夫々の
書込順序は、第３図Ｂにおいて〔〕内の数字で示される
如くにされ、先ず、一番目の水平方向に４画素で垂直方
向に４画素の画像ブロックをあらわすデータブロック単
位を形成する１６個の画素データ単位が、メモリ３２に
おけるアドレス０〜３．１６〜１９．３２〜３５及び４
８〜５１に対応する位置に、１〜１６番の順序をもって
書き込まれ、次に、一番目の画像ブロックに続く二番目
の画像ブロックをあらわすデータブロック単位を形成す
る１６個の画素データ単位が１７〜３２番の順序をもっ
て書き込まれ、以下同様に、三番目以降の各画像ブロッ
クをあらわすデータブロック単位が順次書き込まれる。

さらに、メモリ３２からデータブロック処理が施された
離散画像データＤｖ’が読み出されてＤ／Ａ変換部３３
に供給されるにあたっては、データブロック処理部３５
から、スイッチ制御信号Ｃ８が、低レベルをとるものと
されてスイッチング部３８に供給され、その結果、スイ
ッチＴｏ−Ｔ７の夫々の可動接点が選択接点Ｑに接続さ
れて、アドレスカウンタ３７に備えられたアドレスビッ
ト端子ａＯ，ａｌ、ａ２．ａ３．ａ４．ａ５．ａ６及び
ａ７が、スイッチＴＯ〜Ｔ７を介して、夫々、メモリ３
２に設けられたアドレスビット端子ＡＯ，Ａｌ、Ａ２．
Ａ３．Ａ４．Ａ５．Ａ６及びＡ７に接続されたもとで、
アドレスカウンタ３７におけるアドレスビット端子ａＯ
〜ａ７に得られるアドレスデータＤａが、メモリ３２に
読出アドレスデータとして供給される状態がとられると
ともに、読出指令信号Ｃｒがメモリ３２に供給されて、
メモリ３２が読出可能状態とされる。斯かる状態におい
ては、メモリ３２におけるアドレスビット端子ＡＯ〜Ａ
７に供給されるアドレスデータＤａは、アドレスＯ〜２
５５を順次あられすものとなり、メモリ３２におけるア
ドレスＯ〜２５５に対応する位置に格納された離散画像
データＤＶ′を形成する２５６個の画素データ単位が、
アドレスデータＤａによる読出位置の指定に従って、メ
モリ３２におけるアドレスＯ〜２５５の１頑番に読み出
されて、Ｄ／Ａ変換部３３に供給される。

上述の如くに、第１図に示される例においては、Ａ／Ｄ
変換部３１から得られる一画面をあらわすＭ数百像デー
タＤｖがメモリ３２に格納される際、及び、メモリ３２
からデータブロック処理が施された離散画像データＤｖ
’が読み出されてＤ／Ａ変換部３３に供給される際には
、メモリ３２に対して、アドレスカウンタ３７における
アドレスビット端子ａ（１−ａ７に得られるアドレスデ
ータＤａが、書込アドレスデータ、及び、読出アドレス
データとして供給され、また、メモリ３２に書き込まれ
た一画面をあらわす離散画像データＤｖが、水平方向に
４画素で垂直方向に４画素の画像ブロックに相当するデ
ータブロック単位づつ読み出だされ、データバッファ部
３４を介してデータブロック処理部３５に取り込まれる
際、及び、データブロック処理部３５においてＭ＃に画
像データＤｖにデータブロック処理が施されて得られる
離散画像データＤｖ’が、データバッファ部３４を介し
てメモリ３２に書き込まれる際には、アドレスバッファ
部３６におけるアドレスビット端子ｂｏ〜ｂ７に得られ
るアドレスデータＤｂが、書込アドレスデータ、及び、
読出アドレスデータとして供給されることになる。

上述の例は、画像信号Ｓｖの各−画面分が水平方向に１
６６画素得られるとともに垂直方向にも１６６画素得ら
れる如くにサンプリングされて離散画像データＤｖが形
成されて、それがメモリ３２に格納されるとともに、メ
モリ３２に格納すれた一画面分の離散画像データＤｖが
、水平方向に４画素で垂直方向に４画素の画像ブロック
に相当するデータブロック単位づつ読み出されて、デー
タブロック処理部３５における離散画像データについて
のデータブロック処理に供されるようにされているが、
本発明に係る画像データ処理装置は、係る例に限られる
ものではなく、−船釣に、画像信号の各−画面分が水平
方向に２に画素が得られるとともに垂直方向にＪ・２Ｍ
画素が得られる如くにサンプリングされて離散画像デー
タが形成されて、その離散画像データを形成するＪ・２
Ｎ２に個の画素データ単位が、Ｊ・２Ｍ　・２Ｍ画素分
のデータを収容する容量を有するものとされたメモリ３
２に対応するメモリに格納されるとともに、そのメモリ
に格納された一画面分の離散画像データが、水平方向に
２Ｍ画素で垂直方向に２Ｎ８画素画像ブロックに相当す
るデータブロック単位づつ読み出されて、離散画像デー
タについてのブロック処理に供されるようにされるもの
とされる。

第４図Ａは、画像信号の各−画面分が水平方向に２に画
素が得られるとともに垂直方向にＪ・２バ画素が得られ
る如くにサンプリングされて形成された離散画像データ
を形成するＪ・２Ｍ　・２に個の画素データ単位がメモ
リの０〜Ｊ・２Ｍ　　・２Ｘ　　　ｉのアドレス位置に
格納された状態を示し、第４図Ｂは、メモリに格納され
た一画面分の離散画像データが形成するＪ・２Ｍ　　・
２１個の画素データ単位が、水平方向に２Ｍ画素で垂直
方向に２鰐画素の画像ブロックに相当するデータブロッ
ク単位づつ読み出される状態を示す。

そして、斯かるちとでは、データブロック処理部３５に
対応するデータブロック処理部が、内蔵するアドレスデ
ータ形成部に接続されたＭ＋Ｋ＋１個のアドレスビット
端子ＢＯ〜Ｂ（Ｍ＋Ｋ＋１−１）を有して、Ｍ＋Ｋ十Ｉ
ビットコードデータであるアドレスデータを送出するも
のとされ、アドレスバッファ部３６に対応するアドレス
バッファ部が、その出力側にＭｆＫ＋ｒ個のアドレスビ
ット端子ｂＯ〜ｂ　（Ｍ＋Ｋ＋　１−１　）を備えて、
アドレスビット端子ｂ　Ｏ−ｂ　（Ｍ＋Ｋ＋　Ｉ　−１
）に、Ｍ＋Ｋ＋Ｉビットコードデータであるアドレスデ
ータを、アドレスＯ−Ｍ＋Ｋ＋Ｉ−１を順次あられすも
のとして発生させるものとされ、さらに、アドレスカウ
ンタ３７に対応するアドレスカウンタが、その出力側に
Ｍ＋Ｋ＋　１個のアドレスビット端子ａ　Ｏ〜ａ　（Ｍ
＋Ｋ＋　Ｉ　−１）を備えて、。

アドレスビット端子ａ　Ｏ−ａ　（Ｍ＋Ｋ＋　１−１　
：１に、Ｍ＋Ｋ＋　１ビツトコードデータであるアドレ
スデータを、アドレス０〜Ｍ＋Ｋ＋Ｉ−１を順次あられ
すものとして発生させるものとされる。また、メモリ３
２に対応するメモリは、Ｍ＋Ｋ＋１個のアドレスビット
端子ＡＯ−Ａ　（Ｍ＋Ｋ＋　１−１〕が設けられるもの
とされ、斯かるメモリにおけるアドレスビット端子ＡＯ
−Ａ　［Ｍ＋Ｋ＋　Ｉ　−１〕に対しての関係において
１、第５図に示される如く、アドレスカウンタにおける
アドレスビット端子ａＯ−ａ（Ｎ−１〕とアドレスバッ
ファ部におけるアドレスビット端子ｂｏ−ｂ（Ｎ−１）
とが夫々対応し、アドレスカウンタにおけるアドレスビ
ット端子ａ　（Ｎ）〜ａ（Ｎ＋Ｍ−１）とアドレスバッ
ファ部におけるアドレスビット端子ｂ（Ｎ＋Ｍ）〜ｂ　
［Ｍ＋Ｋ一１］とが夫々対応し、アドレスカウンタにお
けるアドレスビット端子ａ（Ｎ＋Ｍ）　〜ａ　（Ｍ＋Ｋ
　−１３とアドレスバッファ部におけるアドレスビット
端子ｂ　（Ｎ）〜ｂ（Ｎ＋Ｍ−１）とが夫々対応し、さ
らに、アドレスカウンタにおけるアドレスビット端子ａ
　（Ｍ＋Ｋ〕〜ａ　（Ｍ＋Ｋ＋１−１）とアドレスバッ
ファ部におけるアドレスビット端子ｂ　（Ｍ＋Ｋ）〜ｂ
（Ｍ＋Ｋ＋　１−１３とが夫々対応せしめられることに
なる。

Ｈ発明の効果 以上の説明から明らかな如く、本発明に係る画像データ
処理装置によれば、一画面をあらわす画像信号が水平方
向に２Ｋ画素が得られるとともに垂直方向にＪ・２Ｍ画
素が得られる如くにサンプリングされて形成される離散
画像データをメモリに書き込み、メモリに書き込まれた
一画面の離散画像データを、水平方向に２Ｎ画素で垂直
方向に２Ｋ４画素の画像ブロックに相当するデータブロ
ック単位づつ読み出して、離散画像データについてのブ
ロック処理を行うにあたり、メモリに一画面分の離散画
像データが書き込まれる際にメモリに対する書込アドレ
スデータを送出する第１のアドレスデータ発生手段にお
ける０−Ｍ＋Ｋ＋！−１とあられすことができるＭ＋Ｋ
＋７個のビット端子と、メモリから一画面分の離散画像
データがデータブロック処理部へと読み出されるに際に
メモリに対する読出アドレスデータを送出する第２のア
ドレスデータ発生手段における、０〜Ｍ＋Ｋ＋１−１と
あられすことができるＭ＋Ｋ＋１個のビット端子とが、
一方の０〜Ｎ−１と他方のＯ−Ｎ−工とが夫々対応し、
一方のＮ−Ｎ＋Ｍ−１と他方のＮ＋Ｍ〜Ｍ＋Ｋ−１とが
夫々対応し、一方のＮ＋Ｍ〜Ｍ＋Ｋ−１と他方のＮ〜Ｎ
＋Ｍ−１とが夫々対応し、さらに、一方のＭ＋Ｋ−Ｍ＋
Ｋ＋Ｉ−１と他方のＭ＋Ｋ〜ＭｆＫ＋Ｉ−１とが夫々対
応するものとされることにより、第１及び第２のアドレ
スデータ発生手段からのアドレスデータの送出に際して
、それらがあられすべきメモリにおけるアドレスについ
ての演算が要求されず、それにより、メモリに書き込ま
れた一画面分の離散画像データを、データブロック処理
のため、データブロック単位づつ読み出すにあたっての
メモリのアドレス制御を極めて容易に行うことができ、
離散画像データのブロック処理の容易化と迅速化とを図
ることができる。

【図面の簡単な説明】

第１図は本発明に係る画像データ処理装置の一例を示す
ブロック図、第２図は第１図に示される例におけるアド
レスカウンタのアドレスビット端子とアドレスバッファ
部のアドレスビット端子との対応関係を示す図、第３図
Ａ及びＢは第１図に示される例における離散画像データ
のメモリへの格納及びメモリからの取出しについての説
明に供される図、第４図Ａ及びＢは本発明に係る画像デ
−夕処理装置における離散画像データのメモリへの格納
及びメモリからの取出しについての一１１Ｅｉ的説明に
供される図、第５図は本発明に係る画像データ処理装置
におけるアドレスカウンタのアドレスビット端子とアド
レスバッファ部のアドレスビット端子との対応関係につ
いての一般的説明に供される図、第６図は従来の画像デ
ータ処理装置の一例を示すブロック図、第７図は第６図
に示される装置におけるアドレスカウンタのアドレスビ
ット端子とメモリのアドレスビット端子との対応関係を
示す図、第８図Ａ及びＢ、及び、第９図は第６図に示さ
れる装置における離散画像データのメモリへの格納及び
メモリからの取出しについての説明に供される図である
。 図中、３１はＡ／Ｄ変換部、３２はメモリ、３３はＤ／
Ａ変換部、３４はデータバッファ部、３５デ一タブロツ
ク処理部、、３６はアドレスバッファ部、３７はアドレ
スカウンタ、３８はスイッチング部、３９はタイミング
信号形成部である。 画素データの書込み及び読出し状鯨 第４図 第７図 ａ［Ｍ＋Ｋ＋！−１］　←−−−− ｂ［Ｍ＋計１−１〕 ａｊ−Ｍ＋Ｋ＋１］　　−−−−−ｂ　［Ｍ＋Ｋ＋１］
ａ２ｏ−−−−−−ｂ２ ａ１ヒー−−−−−−、ｂ　＋ ａＯ□−−−−−−ｂ。 アドレスピット端子の対応俣係 第５図 第８ 図

Claims (1)

1. 【特許請求の範囲】 一画面をあらわす画像信号が水平方向に２＾Ｋ（Ｋは正
   整数）画素が得られるとともに垂直方向にＪ・２＾Ｍ（
   Ｊ及びＭは正整数）画素が得られる如くにサンプリング
   されて形成される離散画像データを送出する画像データ
   供給部と、 該画像データ供給部から送出される一画面分の離散画像
   データが書き込まれるメモリと、 該メモリに書き込まれた一画面分の離散画像データを、
   水平方向に２＾Ｎ（Ｎは正整数で、Ｎ≦Ｋ）画素で垂直
   方向に２＾Ｍ画素の画像ブロックに相当するデータブロ
   ック単位づつ読み出して、離散画像データについてのブ
   ロック処理を行うデータブロック処理部と、 上記メモリに一画面分の離散画像データが書き込まれる
   際に、上記メモリに対する書込アドレスデータを、０か
   らＭ＋Ｋ＋Ｉ−１まで（Ｉはｌｏｇ＿２Ｊに等しいかも
   しくはｌｏｇ＿２Ｊ＋１を越えない最大の整数）とあら
   わし得るＭ＋Ｋ＋Ｉ個のビット端子を有する第１のアド
   レスデータ発生手段から供給するとともに、上記メモリ
   から一画面分の離散画像データが上記データブロック処
   理部へと読み出されるに際には、上記メモリに対する読
   出アドレスデータを、０からＭ＋Ｋ＋Ｉ−１までとあら
   わし得るＭ＋Ｋ＋Ｉ個のビット端子を有する第２のアド
   レスデータ発生手段から供給し、上記第１及び第２のア
   ドレスデータ発生手段の夫々のビット端子を、一方の０
   からＮ−１までが他方の０からＮ−１までに夫々対応し
   、一方のＮからＮ＋Ｍ−１までが他方のＮ＋ＭからＭ＋
   Ｋ−１までに夫々対応し、一方のＮ＋ＭからＭ＋Ｋ−１
   までが他方のＮからＮ＋Ｍ−１までに夫々対応し、さら
   に、一方のＭ＋ＫからＭ＋Ｋ＋Ｉ−１までが他方のＭ＋
   にからＭ＋Ｋ＋１−１までに夫々対応するものとなすメ
   モリアドレス制御部と、 を備えて構成される画像データ処理装置。