JPH0213493B2 - - Google Patents
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- JPH0213493B2 JPH0213493B2 JP56046093A JP4609381A JPH0213493B2 JP H0213493 B2 JPH0213493 B2 JP H0213493B2 JP 56046093 A JP56046093 A JP 56046093A JP 4609381 A JP4609381 A JP 4609381A JP H0213493 B2 JPH0213493 B2 JP H0213493B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1028—Calibration at two points of the transfer characteristic, i.e. by adjusting two reference values, e.g. offset and gain error
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
- H04N23/60—Control of cameras or camera modules
- H04N23/67—Focus control based on electronic image sensor signals
- H04N23/671—Focus control based on electronic image sensor signals in combination with active ranging signals, e.g. using light or sound signals emitted toward objects
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
- H04N23/70—Circuitry for compensating brightness variation in the scene
- H04N23/76—Circuitry for compensating brightness variation in the scene by influencing the image signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/56—Input signal compared with linear ramp
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Automatic Focus Adjustment (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
本発明は、光電変換装置を構成する複数の受光
素子の出力をアナログ−デイジタル変換し、変換
したデイジタル信号を処理して合焦状態を検出す
る装置に関するものである。
素子の出力をアナログ−デイジタル変換し、変換
したデイジタル信号を処理して合焦状態を検出す
る装置に関するものである。
このようなアナログ−デイジタル変換方式の一
つとして本願出願人は次のようなものを提案して
いる。すなわち多数の受光素子の出力光電信号を
同時にサンプルホールドし、これらのホールドし
た光電信号をそれぞれ比較器の一方の入力端子に
供給し、これら比較器の他方の入力端子には階段
状または連続的に変化するアナログ参照信号を供
給し、これら比較器の各々の反転出力により書込
制御されるデイジタルメモリを設け、これらデイ
ジタルメモリには前記アナログ参照信号と対応し
て変化するデイジタル信号を並列的に供給し、比
較器から反転出力が発生されるときに供給されて
いるデイジタル信号をメモリに記憶し、これらメ
モリに記憶されているデイジタル信号をＡ／Ｄ変
換された信号として中央制御装置に取込むように
したアナログ−デイジタル変換方式を提案してい
る。この変換方式ではアナログ参照信号を或る基
準下限値から基準上限値までの間で一回変化させ
ることによりすべてのサンプルホールド回路にホ
ールドされているアナログ光電信号を並列的にデ
イジタル信号に変換することができるため、変換
時間は非常に短かくなる利点がある。従つてこの
ような変換方式を、合焦検出に用いる場合には高
速で移動する被写体に対しても合焦状態を正確に
検出することができる。
つとして本願出願人は次のようなものを提案して
いる。すなわち多数の受光素子の出力光電信号を
同時にサンプルホールドし、これらのホールドし
た光電信号をそれぞれ比較器の一方の入力端子に
供給し、これら比較器の他方の入力端子には階段
状または連続的に変化するアナログ参照信号を供
給し、これら比較器の各々の反転出力により書込
制御されるデイジタルメモリを設け、これらデイ
ジタルメモリには前記アナログ参照信号と対応し
て変化するデイジタル信号を並列的に供給し、比
較器から反転出力が発生されるときに供給されて
いるデイジタル信号をメモリに記憶し、これらメ
モリに記憶されているデイジタル信号をＡ／Ｄ変
換された信号として中央制御装置に取込むように
したアナログ−デイジタル変換方式を提案してい
る。この変換方式ではアナログ参照信号を或る基
準下限値から基準上限値までの間で一回変化させ
ることによりすべてのサンプルホールド回路にホ
ールドされているアナログ光電信号を並列的にデ
イジタル信号に変換することができるため、変換
時間は非常に短かくなる利点がある。従つてこの
ような変換方式を、合焦検出に用いる場合には高
速で移動する被写体に対しても合焦状態を正確に
検出することができる。
上述したアナログ−デイジタル（Ａ／Ｄ）変換
方式においては、Ａ／Ｄ変換の変換範囲を決定す
る階段状に変化する参照電圧を発生させている
が、その参照電圧の上限値および下限値が固定さ
れているため、周囲温度の上昇に伴なつて暗電流
が増加する性質をもつ受光素子の出力信号をＡ／
Ｄ変換する場合、周囲温度の上昇とともに受光素
子の出力信号のダイナミツクレンンジが狭くな
り、従つて前記の参照電圧の変化範囲の低レベル
部分は、デイジタル変換に寄与しなくなり、デイ
ジタル変換出力のダイナミツクレンジが狭くなる
欠点があつた。
方式においては、Ａ／Ｄ変換の変換範囲を決定す
る階段状に変化する参照電圧を発生させている
が、その参照電圧の上限値および下限値が固定さ
れているため、周囲温度の上昇に伴なつて暗電流
が増加する性質をもつ受光素子の出力信号をＡ／
Ｄ変換する場合、周囲温度の上昇とともに受光素
子の出力信号のダイナミツクレンンジが狭くな
り、従つて前記の参照電圧の変化範囲の低レベル
部分は、デイジタル変換に寄与しなくなり、デイ
ジタル変換出力のダイナミツクレンジが狭くなる
欠点があつた。
第１図は、その関係を示したもので、従来は
Ａ／Ｄ変換のための参照電圧の上限値VHおよび
下限値VLは固定されており、その範囲で受光素
子の出力信号がＡ／Ｄ変換されが、図示のように
温度上昇に伴ない暗電流成分が上昇するので、前
記参照電圧のＡ／Ｄ変換に寄与する範囲が狭くな
る。その結果受光素子の出力信号は、ダイナミツ
クレンジが狭い形でデイジタル信号に変換される
こととなる。また、アナログ参照信号の上限値
VHは受光素子の最大出力に対応する値に固定さ
れているが、温度変化等によつて受光素子の最大
出力は変化するので、Ａ／Ｄ変換のダイナミツク
レンジが変動してしまう欠点もある。
Ａ／Ｄ変換のための参照電圧の上限値VHおよび
下限値VLは固定されており、その範囲で受光素
子の出力信号がＡ／Ｄ変換されが、図示のように
温度上昇に伴ない暗電流成分が上昇するので、前
記参照電圧のＡ／Ｄ変換に寄与する範囲が狭くな
る。その結果受光素子の出力信号は、ダイナミツ
クレンジが狭い形でデイジタル信号に変換される
こととなる。また、アナログ参照信号の上限値
VHは受光素子の最大出力に対応する値に固定さ
れているが、温度変化等によつて受光素子の最大
出力は変化するので、Ａ／Ｄ変換のダイナミツク
レンジが変動してしまう欠点もある。
本発明は、そのような欠点の解消を目的とした
ものであつて、合焦状態を検出すべき結像光学系
からの光を受光する受光素子と、この受光素子か
ら出力される光電変換信号を増幅する第１のバツ
フアと、この第１のバツフアから出力される光電
変換信号をサンプルホールド信号に応答して選択
的に通すサンプルホールドゲートと、このゲート
を通つた光電変換信号を蓄積するホールドコンデ
ンサと、このコンデンサの端子電圧を増幅する第
２のバツフアとを有する受光ユニツトを複数配列
して構成した受光ユニツト列と、 前記複数の受光素子ユニツトから出力される光
電変換信号を一方の入力端子で受けるとともに上
限値と下限値との間で段階状に変化するアナログ
参照信号を他方の入力端子で受け、これら両信号
が一致するときに反転信号を出力する複数の比較
器と、 前記サンプルホールド信号に応答して、予め決
められた範囲のデイジタル信号を出力するカウン
タと、 このカウンタから出力されるデイジタル信号を
受けて、前記アナログ参照信号を発生するデイジ
タル−アナログ変換器と、 前記複数の比較器から出力される反転信号に応
答して、そのときに前記カウンタから発生されて
いるデイジタル信号を、アナログ−デイジタル変
換した信号として記憶する複数のデイジタルメモ
リと、 前記受光素子の最大出力に相当する電圧を増幅
する第１のバツフアと、この第１のバツフアの出
力信号を通すサンプルホールドゲートと、このゲ
ートを通つた信号を蓄積するホールドコンデンサ
と、このコンデンサの端子電圧を増幅する第２の
バツフアとを有し、この第２バツフアの出力信号
を前記アナログ参照信号の上限値として前記デイ
ジタル−アナログ変換器に供給する上限値用電源
ユニツトと、 遮光マスクが施された受光素子と、この受光素
子から出力される暗電流信号を増幅する第１のバ
ツフアと、この第１のバツフアから出力される暗
電流信号をサンプルホールド信号に応答して選択
的に通すサンプルホールドゲートと、このゲート
を通つた暗電流信号を蓄積するホールドコンデン
サと、このコンデンサの端子電圧を増幅する第２
のバツフアとを有し、この第２バツフアの出力信
号を前記アナログ参照信号の下限値として前記デ
イジタル−アナログ変換器に供給する下限値用電
源ユニツトと、 前記複数のデイジタルメモリに記憶されるデイ
ジタル信号を取り込んで処理して前記光学系の合
焦状態の検出を行う中央処理装置とを具え、 前記受光ユニツト、上限値用電源ユニツトおよ
び下限値用電源ユニツトを同一基板上に形成した
ことを特徴とするものである。
ものであつて、合焦状態を検出すべき結像光学系
からの光を受光する受光素子と、この受光素子か
ら出力される光電変換信号を増幅する第１のバツ
フアと、この第１のバツフアから出力される光電
変換信号をサンプルホールド信号に応答して選択
的に通すサンプルホールドゲートと、このゲート
を通つた光電変換信号を蓄積するホールドコンデ
ンサと、このコンデンサの端子電圧を増幅する第
２のバツフアとを有する受光ユニツトを複数配列
して構成した受光ユニツト列と、 前記複数の受光素子ユニツトから出力される光
電変換信号を一方の入力端子で受けるとともに上
限値と下限値との間で段階状に変化するアナログ
参照信号を他方の入力端子で受け、これら両信号
が一致するときに反転信号を出力する複数の比較
器と、 前記サンプルホールド信号に応答して、予め決
められた範囲のデイジタル信号を出力するカウン
タと、 このカウンタから出力されるデイジタル信号を
受けて、前記アナログ参照信号を発生するデイジ
タル−アナログ変換器と、 前記複数の比較器から出力される反転信号に応
答して、そのときに前記カウンタから発生されて
いるデイジタル信号を、アナログ−デイジタル変
換した信号として記憶する複数のデイジタルメモ
リと、 前記受光素子の最大出力に相当する電圧を増幅
する第１のバツフアと、この第１のバツフアの出
力信号を通すサンプルホールドゲートと、このゲ
ートを通つた信号を蓄積するホールドコンデンサ
と、このコンデンサの端子電圧を増幅する第２の
バツフアとを有し、この第２バツフアの出力信号
を前記アナログ参照信号の上限値として前記デイ
ジタル−アナログ変換器に供給する上限値用電源
ユニツトと、 遮光マスクが施された受光素子と、この受光素
子から出力される暗電流信号を増幅する第１のバ
ツフアと、この第１のバツフアから出力される暗
電流信号をサンプルホールド信号に応答して選択
的に通すサンプルホールドゲートと、このゲート
を通つた暗電流信号を蓄積するホールドコンデン
サと、このコンデンサの端子電圧を増幅する第２
のバツフアとを有し、この第２バツフアの出力信
号を前記アナログ参照信号の下限値として前記デ
イジタル−アナログ変換器に供給する下限値用電
源ユニツトと、 前記複数のデイジタルメモリに記憶されるデイ
ジタル信号を取り込んで処理して前記光学系の合
焦状態の検出を行う中央処理装置とを具え、 前記受光ユニツト、上限値用電源ユニツトおよ
び下限値用電源ユニツトを同一基板上に形成した
ことを特徴とするものである。
以下本発明を実施例に基づいて詳記する。第２
図は、本発明方式のＡ／Ｄ変換方式を写真機、撮
影機等光学機器の結像レンズの合焦検出装置に採
用した場合の実施例を示す回路構成例である。
図は、本発明方式のＡ／Ｄ変換方式を写真機、撮
影機等光学機器の結像レンズの合焦検出装置に採
用した場合の実施例を示す回路構成例である。
その１および２は、１対の受光ユニツト列であ
つて、それら各列の受光ユニツトは、第３図Ａに
示したように、受光素子たとえばホト・ダイオー
ド３、充電ゲート用電界効果トランジスタ
（FET）４、第一バツフア５、サンプルホールド
ゲート用FET６、ホールドコンデンサ７、第二
バツフア８および切換ゲート用FET９からなつ
ている。
つて、それら各列の受光ユニツトは、第３図Ａに
示したように、受光素子たとえばホト・ダイオー
ド３、充電ゲート用電界効果トランジスタ
（FET）４、第一バツフア５、サンプルホールド
ゲート用FET６、ホールドコンデンサ７、第二
バツフア８および切換ゲート用FET９からなつ
ている。
そして、前記受光ユニツト列１，２の一方の受
光ユニツト列の少なくとも二つの受光ユニツト
は、第３図ＢおよびＣに示したように受光素子部
が、受光素子の最大出力と等価な出力を常時発生
するように第一バツフアを構成するFET１０の
ゲートを直接電源入力端子VDDに接続した構成と
し、あるいは、受光素子の最小出力と等価な出力
が発生するよう受光素子３を、アルミ被覆２７等
で遮光した構成となつている。なお、これらの受
光ユニツトについての詳細は後記する。
光ユニツト列の少なくとも二つの受光ユニツト
は、第３図ＢおよびＣに示したように受光素子部
が、受光素子の最大出力と等価な出力を常時発生
するように第一バツフアを構成するFET１０の
ゲートを直接電源入力端子VDDに接続した構成と
し、あるいは、受光素子の最小出力と等価な出力
が発生するよう受光素子３を、アルミ被覆２７等
で遮光した構成となつている。なお、これらの受
光ユニツトについての詳細は後記する。
第２図の１および２で示した受光ユニツト列
は、前述のようにその一方は第３図Ａの受光ユニ
ツトの複数を配列したものであり、他方は第４図
に示したように第３図Ａの受光ユニツトの複数
Ao〜Ao-2と第３図ＢおよびＣに示した少なくと
も二つのユニツトＢおよびＣとを含んで配列した
ものである。
は、前述のようにその一方は第３図Ａの受光ユニ
ツトの複数を配列したものであり、他方は第４図
に示したように第３図Ａの受光ユニツトの複数
Ao〜Ao-2と第３図ＢおよびＣに示した少なくと
も二つのユニツトＢおよびＣとを含んで配列した
ものである。
これら受光ユニツト列１および２は、結像レン
ズの予定合焦面を狭んで、その予定合焦面を中心
に等しい距離を隔てて配置されており、前記結線
レンズにより投影される被写体のいわゆる前ピン
像および後ピン像を受光する関係に位置してい
る。
ズの予定合焦面を狭んで、その予定合焦面を中心
に等しい距離を隔てて配置されており、前記結線
レンズにより投影される被写体のいわゆる前ピン
像および後ピン像を受光する関係に位置してい
る。
これら受光ユニツト列は、第３図Ｂ，Ｃに示し
た上限値用電源ユニツトＢおよび下限値用電源ユ
ニツトＣを除き、中央処理装置１１からの制御信
号により交互に各ユニツト列単位に出力が切換え
られて、各受光ユニツトによつて光電出力が、対
応するそれぞれの比較器１２−１〜１２−ｎに入
力し、デイジタル−アナログ（Ｄ／Ａ）変換器１
４からの階段状に変化するアナログ参照信号と振
幅比較される。一方、各比較器１２−１〜１２−
ｎに対応してそれぞれデイジタルメモリー１３−
１〜１３−ｎが準備されており、これらには前記
Ｄ／Ａ変換器Ｄ／Ａ変換器１４に入力するデイジ
タル信号と同じ信号がカウンタ１５から導かれて
いるので、前記比較器１２−１〜１２−ｎのそれ
ぞれが反転した時点でそれぞれに対応するデイジ
タルメモリ１３−１〜１３−ｎに前記デイジタル
信号を書き込むことにより、各受光ユニツトから
の出力信号をＡ／Ｄ変換することができる。
た上限値用電源ユニツトＢおよび下限値用電源ユ
ニツトＣを除き、中央処理装置１１からの制御信
号により交互に各ユニツト列単位に出力が切換え
られて、各受光ユニツトによつて光電出力が、対
応するそれぞれの比較器１２−１〜１２−ｎに入
力し、デイジタル−アナログ（Ｄ／Ａ）変換器１
４からの階段状に変化するアナログ参照信号と振
幅比較される。一方、各比較器１２−１〜１２−
ｎに対応してそれぞれデイジタルメモリー１３−
１〜１３−ｎが準備されており、これらには前記
Ｄ／Ａ変換器Ｄ／Ａ変換器１４に入力するデイジ
タル信号と同じ信号がカウンタ１５から導かれて
いるので、前記比較器１２−１〜１２−ｎのそれ
ぞれが反転した時点でそれぞれに対応するデイジ
タルメモリ１３−１〜１３−ｎに前記デイジタル
信号を書き込むことにより、各受光ユニツトから
の出力信号をＡ／Ｄ変換することができる。
各デイジタルメモリ１３−１〜１３−ｎに書き
込まれたデイジタル信号は、中央処理装置１１か
らのアドレス指定信号により動作するアドレスデ
コーダ１６からの読み出し信号により順次読み出
されて中央処理装置１１内の演算回路に取り込ま
れ、所定の評価関数に基づき評価関数値が各受光
ユニツト列１および２別に算出され、両評価値を
比較して合焦状態、前ピン状態、後ピン状態を表
示装置１７によつて表示する。
込まれたデイジタル信号は、中央処理装置１１か
らのアドレス指定信号により動作するアドレスデ
コーダ１６からの読み出し信号により順次読み出
されて中央処理装置１１内の演算回路に取り込ま
れ、所定の評価関数に基づき評価関数値が各受光
ユニツト列１および２別に算出され、両評価値を
比較して合焦状態、前ピン状態、後ピン状態を表
示装置１７によつて表示する。
すなわち、各受光ユニツト列１および２の各出
力から求めた両評価関数値が等しくなるよう前記
結像レンズを光軸に沿つて移動させ、両評価関数
値が等しくなつた位置が合焦点である。
力から求めた両評価関数値が等しくなるよう前記
結像レンズを光軸に沿つて移動させ、両評価関数
値が等しくなつた位置が合焦点である。
本発明方式は、上述の如きＡ／Ｄ変換方式にお
いて、第２図に示したＤ／Ａ変換器１４のアナロ
グ参照信号の少なくとも下限値用電源として導線
ａを介して第３図Ｃに示したユニツトＣからの出
力を使用するものであり、この実施例ではその上
限値用電源も導線ｂを介して、第３図Ｂに示した
ユニツトＢから供給するようにしている。
いて、第２図に示したＤ／Ａ変換器１４のアナロ
グ参照信号の少なくとも下限値用電源として導線
ａを介して第３図Ｃに示したユニツトＣからの出
力を使用するものであり、この実施例ではその上
限値用電源も導線ｂを介して、第３図Ｂに示した
ユニツトＢから供給するようにしている。
なお、第２図において、１８は各比較器１２−
１〜１２−ｎの反転出力を入力とするOR回路で
あつて、１つの比較器が反転した時点でフリツプ
フロツプ１９を駆動させてサンプルホールドを指
令するとともに中央処理装置１１へサンプルホー
ルドのタイミング情報信号を送るためのものであ
る。また、２０は全ての比較器１２−１〜１２ｎ
が反転した時点で、各デイジタルメモリ１３−１
〜１３−ｎを読み出すために、この反転完了情報
信号を中央処理装置１１に送るためのAND回路
である。
１〜１２−ｎの反転出力を入力とするOR回路で
あつて、１つの比較器が反転した時点でフリツプ
フロツプ１９を駆動させてサンプルホールドを指
令するとともに中央処理装置１１へサンプルホー
ルドのタイミング情報信号を送るためのものであ
る。また、２０は全ての比較器１２−１〜１２ｎ
が反転した時点で、各デイジタルメモリ１３−１
〜１３−ｎを読み出すために、この反転完了情報
信号を中央処理装置１１に送るためのAND回路
である。
ここで、第３図Ａ，ＢおよびＣに示した受光ユ
ニツト、上限値電源用ユニツトおよび下限値電源
用ユニツトについて詳記する。
ニツト、上限値電源用ユニツトおよび下限値電源
用ユニツトについて詳記する。
同図Ａに示した受光ユニツトＡは、さきに簡単
に説明したように、コンデンサＣとダイオードＤ
を含むホト・ダイオード３、光電ゲート用FET
４、FET１０および２１により構成した第一バ
ツフア５、サンプルホールドゲート用FET６、
ホールドコンデンサ７、FET２２および２３に
より構成した第二バツフア８および切換ゲート用
FET９とで構成されている。
に説明したように、コンデンサＣとダイオードＤ
を含むホト・ダイオード３、光電ゲート用FET
４、FET１０および２１により構成した第一バ
ツフア５、サンプルホールドゲート用FET６、
ホールドコンデンサ７、FET２２および２３に
より構成した第二バツフア８および切換ゲート用
FET９とで構成されている。
ホト・ダイオード３の一端は電源端子VDDに接
続され、その他端は充電ゲート用FET４を介し
てアースするとともに第一のバツフア５のFET
１０のゲートに接続してある。
続され、その他端は充電ゲート用FET４を介し
てアースするとともに第一のバツフア５のFET
１０のゲートに接続してある。
その第一バツフア５のFET１０には、FET２
１を介して電源端子VDDから電源が供給され、他
端はFET２１のゲートとともにアースされてい
る。またそれらFET２１と１０の接続点は、サ
ンプルホールドゲート用FET６を介してホール
ドコンデンサ７および第二バツフア８のFET２
２のゲートに接続されている。
１を介して電源端子VDDから電源が供給され、他
端はFET２１のゲートとともにアースされてい
る。またそれらFET２１と１０の接続点は、サ
ンプルホールドゲート用FET６を介してホール
ドコンデンサ７および第二バツフア８のFET２
２のゲートに接続されている。
なお、前記ホールドコンデンサ７の他端は、ア
ースされている。
ースされている。
前記第二バツフアのFET２２の一端は、FET
２３を介して電源端子VDDに接続され、そのFET
２３のゲートはアースされている。またそれら両
FET２２および２３の接続点は、切換ゲート用
FET９を介して出力端子VDに接続されており、
そのFET９のゲートは切換制御信号入力端子
Readに接続されている。
２３を介して電源端子VDDに接続され、そのFET
２３のゲートはアースされている。またそれら両
FET２２および２３の接続点は、切換ゲート用
FET９を介して出力端子VDに接続されており、
そのFET９のゲートは切換制御信号入力端子
Readに接続されている。
なお、充電ゲート用FET４およびサンプルホ
ールドゲート用FET６のそれぞれのゲートは充
電制御信号入力端子CHGおよびサンプルホール
ド信号入力端子Ｓ／Ｈにそれぞれ接続されてい
る。
ールドゲート用FET６のそれぞれのゲートは充
電制御信号入力端子CHGおよびサンプルホール
ド信号入力端子Ｓ／Ｈにそれぞれ接続されてい
る。
上述のように構成した受光ユニツトについて、
その動作を簡単に説明すると、初期状態では充電
用ゲートFET４はOFF、サンプルホールドゲー
ト用FET６はON、切換ゲート用FET９はONに
なつているものとすれば、Ｌ点における電位は、
電源端子VDDからの電源電位となつており、FET
１０は実質的に抵抗値の大きさな抵抗体とみてよ
い。
その動作を簡単に説明すると、初期状態では充電
用ゲートFET４はOFF、サンプルホールドゲー
ト用FET６はON、切換ゲート用FET９はONに
なつているものとすれば、Ｌ点における電位は、
電源端子VDDからの電源電位となつており、FET
１０は実質的に抵抗値の大きさな抵抗体とみてよ
い。
従つてホールドコンデンサ７は、前記電源電位
のFET２１とサンプルホールドゲート用FET６
の抵抗による分割電位まで充電されている。この
場合FET２２は高抵抗体とみなすことができる
ので、出力端子VDには、２３と２２で示した二
つのFETによる分割電位が出力されている。
のFET２１とサンプルホールドゲート用FET６
の抵抗による分割電位まで充電されている。この
場合FET２２は高抵抗体とみなすことができる
ので、出力端子VDには、２３と２２で示した二
つのFETによる分割電位が出力されている。
この状態で、まず充電制御信号入力端子CHG
に制御信号（低レベル信号）を一定期間供給する
と、充電ゲート用FET４がONとなり、Ｌ点はア
ース電位となる。従つて、ホト・ダイオード３の
コンデンンサＣは電源電位VDDまで充電される。
Ｌ点がアース電位になるとバツフア用FET１０
による抵抗が非常に小さくなるので、ホールドコ
ンデンサ７の電荷は大部分放電してＸ点の電位が
下がり、同様にしてＹ点の電位も下がる。
に制御信号（低レベル信号）を一定期間供給する
と、充電ゲート用FET４がONとなり、Ｌ点はア
ース電位となる。従つて、ホト・ダイオード３の
コンデンンサＣは電源電位VDDまで充電される。
Ｌ点がアース電位になるとバツフア用FET１０
による抵抗が非常に小さくなるので、ホールドコ
ンデンサ７の電荷は大部分放電してＸ点の電位が
下がり、同様にしてＹ点の電位も下がる。
次に充電制御用信号入力端子CHGの電位を元
に戻して充電ゲート用FET４をOFFにすると、
前記コンデンサＣに蓄積された電荷は、ホト・ダ
イオード３にあたつている光強度に応じた光電流
となつてダイオードＤを介して放電され、それに
伴なつてＬ点の電位が上昇していく。同時に
FET１０のゲート電圧も上昇しその抵抗も徐々
に大きくなり、それに応じてホールドコンデンサ
７が充電され、Ｘ点の電位が上昇、同様にFET
２２の抵抗も大きくなり、Ｙ点の電位も上昇す
る。この様子は、出力端子VDからの出力によつ
て非破壊的に読み出される。この出力信号は、さ
きに説明した第２図の比較器１２−１〜１２−ｎ
に導かれ、最初に作動した比較器の反転出力によ
りフリツプフロツプ１９を動作させ、もつてサン
プルホールド信号入力端子Ｓ／Ｈを介して供給さ
れているサンプルホールド信号を低レベルにし
て、サンプルホールドゲート用FET６をOFFに
すれば、電源VDDに対しホールドコンデンサ７が
遮断されるので、そのホールドコンデンサ７の電
位は、以後一定電位に保持され、従つてＹ点の電
位も一定に保持される。一つの受光ユニツト列を
構成する全ての受光ユニツトの出力信号は、その
状態においてて第２図における各比較器１２−１
〜１２−ｎにおいてＤ／Ａ変換器１４からのアナ
ログ参照信号と比較され、その参照信号のレベル
に対応したデイジタル信号がさきに説明したよう
各デイジタルメモリ１３−１〜１３−ｎにそれぞ
れ書き込まれる。
に戻して充電ゲート用FET４をOFFにすると、
前記コンデンサＣに蓄積された電荷は、ホト・ダ
イオード３にあたつている光強度に応じた光電流
となつてダイオードＤを介して放電され、それに
伴なつてＬ点の電位が上昇していく。同時に
FET１０のゲート電圧も上昇しその抵抗も徐々
に大きくなり、それに応じてホールドコンデンサ
７が充電され、Ｘ点の電位が上昇、同様にFET
２２の抵抗も大きくなり、Ｙ点の電位も上昇す
る。この様子は、出力端子VDからの出力によつ
て非破壊的に読み出される。この出力信号は、さ
きに説明した第２図の比較器１２−１〜１２−ｎ
に導かれ、最初に作動した比較器の反転出力によ
りフリツプフロツプ１９を動作させ、もつてサン
プルホールド信号入力端子Ｓ／Ｈを介して供給さ
れているサンプルホールド信号を低レベルにし
て、サンプルホールドゲート用FET６をOFFに
すれば、電源VDDに対しホールドコンデンサ７が
遮断されるので、そのホールドコンデンサ７の電
位は、以後一定電位に保持され、従つてＹ点の電
位も一定に保持される。一つの受光ユニツト列を
構成する全ての受光ユニツトの出力信号は、その
状態においてて第２図における各比較器１２−１
〜１２−ｎにおいてＤ／Ａ変換器１４からのアナ
ログ参照信号と比較され、その参照信号のレベル
に対応したデイジタル信号がさきに説明したよう
各デイジタルメモリ１３−１〜１３−ｎにそれぞ
れ書き込まれる。
一方、第３図Ａにおいて、ホト・ダイオード３
におけるコンデンサＣの放電はその後も続き、全
部放電し終えると同時に、Ｌ点における電位も元
の電位に戻る。
におけるコンデンサＣの放電はその後も続き、全
部放電し終えると同時に、Ｌ点における電位も元
の電位に戻る。
この状態で、出力端子VDには、ホールドコン
デンサ７によつてホールドされた電位に対応する
電位が出力しており、その間にさきに説明した
Ａ／Ｄ変換が行なわれる。
デンサ７によつてホールドされた電位に対応する
電位が出力しており、その間にさきに説明した
Ａ／Ｄ変換が行なわれる。
そのＡ／Ｄ変換処理の終了後、初期状態に戻
し、再び上記動作を繰返えさせる。
し、再び上記動作を繰返えさせる。
上述のＡ／Ｄ変換処理は、受光ユニツト列別に
交互に行なわせるようにするため、各受光ユニツ
トの切換ゲート用FET９を、中央処理装置１１
から供給される制御信号によりON、OFFさせて
おり、端子Readは、その制御信号の入力端子で
ある。
交互に行なわせるようにするため、各受光ユニツ
トの切換ゲート用FET９を、中央処理装置１１
から供給される制御信号によりON、OFFさせて
おり、端子Readは、その制御信号の入力端子で
ある。
第３図およびＣは、本発明における特徴的要素
であつて、そのＢは受光素子の最大出力に相当す
る出力信号をアナログ参照信号の上限値として取
り出すように構成したものである。
であつて、そのＢは受光素子の最大出力に相当す
る出力信号をアナログ参照信号の上限値として取
り出すように構成したものである。
すなわち、同図Ａにおけるホト・ダイオード３
を省略してバツフア用FET１０のゲートを直接
に電源端子VDDに接続することによりホト・ダイ
オード３の抵抗が零になつたと等価な出力信号を
得るように構成したものである。また切換ゲート
用FET９のゲートをアースして常時出力するよ
うにしている。
を省略してバツフア用FET１０のゲートを直接
に電源端子VDDに接続することによりホト・ダイ
オード３の抵抗が零になつたと等価な出力信号を
得るように構成したものである。また切換ゲート
用FET９のゲートをアースして常時出力するよ
うにしている。
また、同図Ｃは本発明の方式において特徴的要
素をなすものであつて、同図Ａのもののホト・ダ
イオードに遮光マスク２７を施してホト・ダイオ
ードの暗電流のみが積分時間内に流れる場合の出
力信号として取り出すように構成したもので、そ
の動作は、さきに説明した同図Ａと全く同じと考
えてよいので説明を省略するが、常時その出力を
取り出す必要上、切換ゲート用FET９のゲート
はアースさせてある。
素をなすものであつて、同図Ａのもののホト・ダ
イオードに遮光マスク２７を施してホト・ダイオ
ードの暗電流のみが積分時間内に流れる場合の出
力信号として取り出すように構成したもので、そ
の動作は、さきに説明した同図Ａと全く同じと考
えてよいので説明を省略するが、常時その出力を
取り出す必要上、切換ゲート用FET９のゲート
はアースさせてある。
第２図の実施例においては、そのような受光ユ
ニツトの複数からなる１対の受光素子列１および
２の一方は、第４図にＢおよびＣに示したように
末尾に配列した二つの受光ユニツトを第３図Ｂお
よびＣのように構成し、これらから発生した電圧
をもつて、本発明におけるＡ／Ｄ変換方式のＤ／
Ａ変換におけるアナログ参照信号の上限値および
下限値用電源に使用するようにしている。
ニツトの複数からなる１対の受光素子列１および
２の一方は、第４図にＢおよびＣに示したように
末尾に配列した二つの受光ユニツトを第３図Ｂお
よびＣのように構成し、これらから発生した電圧
をもつて、本発明におけるＡ／Ｄ変換方式のＤ／
Ａ変換におけるアナログ参照信号の上限値および
下限値用電源に使用するようにしている。
第５図は、第４図に示した受光素子列の具体的
な構成例であつて、第３図Ａの回路構成を有する
複数の受光ユニツトA1〜Ao-2のほかに第３図Ｂ
およびＣの構成をもつた受光ユニツトＢ，Ｃを同
一基板上に形成したもので、各受光ユニツトは、
それぞれ受光窓１A1〜１Ao-2を有するが、受光
素子として作用させる必要のない位置の二つは、
受光窓を被覆し、もしくは受光素子を除去し、こ
れを上限値用電源のユニツトＣおよび下限値用電
源のユニツトＢとして使用する。
な構成例であつて、第３図Ａの回路構成を有する
複数の受光ユニツトA1〜Ao-2のほかに第３図Ｂ
およびＣの構成をもつた受光ユニツトＢ，Ｃを同
一基板上に形成したもので、各受光ユニツトは、
それぞれ受光窓１A1〜１Ao-2を有するが、受光
素子として作用させる必要のない位置の二つは、
受光窓を被覆し、もしくは受光素子を除去し、こ
れを上限値用電源のユニツトＣおよび下限値用電
源のユニツトＢとして使用する。
すなわち、上限値用電源ユニツトＢは、第３図
Ｂのようにホト・ダイオードを除去して入力回路
を短絡した回路構成もしくはホト・ダイオードを
除去しない場合には、そのホト・ダイオードの端
子間を短絡して形成したものでよく、下限値用電
源ユニツトＣは受光窓を任意の手段、たとえばア
ルミ配線やホトレジスト法等により光学的に遮光
マスク２７を施して形成すればよく、実際にはさ
きに説明した全てのユニツトを１個のICに組み
込んで形成している。
Ｂのようにホト・ダイオードを除去して入力回路
を短絡した回路構成もしくはホト・ダイオードを
除去しない場合には、そのホト・ダイオードの端
子間を短絡して形成したものでよく、下限値用電
源ユニツトＣは受光窓を任意の手段、たとえばア
ルミ配線やホトレジスト法等により光学的に遮光
マスク２７を施して形成すればよく、実際にはさ
きに説明した全てのユニツトを１個のICに組み
込んで形成している。
なお、このような上限値用ユニツトＢおよび下
限値用ユニツトＣは、各複数個づつ設けて出力端
子を並列接続することにより共に平均化した上限
値用電圧または下限値用電圧を取り出すようにし
てもよく、また、下限値用ユニツトＣは、その出
力や特に温度に対し変化が激しいので、受光素子
列の両端では温度差が出るような場合には、当該
受光ユニツト列の両端に配列し、その平均出力を
もつて下限値用電圧とするようにすれば、さらに
安定な下限値用電圧を得ることができる。
限値用ユニツトＣは、各複数個づつ設けて出力端
子を並列接続することにより共に平均化した上限
値用電圧または下限値用電圧を取り出すようにし
てもよく、また、下限値用ユニツトＣは、その出
力や特に温度に対し変化が激しいので、受光素子
列の両端では温度差が出るような場合には、当該
受光ユニツト列の両端に配列し、その平均出力を
もつて下限値用電圧とするようにすれば、さらに
安定な下限値用電圧を得ることができる。
本発明は、このように受光ユニツト列の一部の
ユニツトから発生させた電圧を第２図Ａ／Ｄ変換
装置内にあるＤ／Ａ変換器の少なくともアナログ
参照信号の下限値用電源とすることを要旨とする
ものであり、上述の実施例では、前記Ｄ／Ａ変換
器におけるＤ／Ａ変換出力、すなわち階段状に変
化するアナログ出力信号の上限値および下限値用
電圧の両電圧を、受光素子列の該当する受光ユニ
ツトのそれぞれから第２図に示したように導線ａ
およびｂを介して供給するようにしている。
ユニツトから発生させた電圧を第２図Ａ／Ｄ変換
装置内にあるＤ／Ａ変換器の少なくともアナログ
参照信号の下限値用電源とすることを要旨とする
ものであり、上述の実施例では、前記Ｄ／Ａ変換
器におけるＤ／Ａ変換出力、すなわち階段状に変
化するアナログ出力信号の上限値および下限値用
電圧の両電圧を、受光素子列の該当する受光ユニ
ツトのそれぞれから第２図に示したように導線ａ
およびｂを介して供給するようにしている。
第６図は、受光ユニツトの他の実施例を示した
もので、そのＡ／ＢおよびＣ図はさきに説明した
第３図のＡ，ＢおよびＣ図のものにそれぞれ相当
する。
もので、そのＡ／ＢおよびＣ図はさきに説明した
第３図のＡ，ＢおよびＣ図のものにそれぞれ相当
する。
第３図のものと相違する点は、サンプルホール
ドゲート用FET６とホールドコンデンサ７との
間に新たにドレイン、ソース間を直結したFET
２４を介挿し、端子Ｓ／Ｈから加えるサンプルホ
ールド信号をインバーター２５および２６により
互に逆極性にしてそれらFET６および２４のゲ
ートに供給するようにしている点である。
ドゲート用FET６とホールドコンデンサ７との
間に新たにドレイン、ソース間を直結したFET
２４を介挿し、端子Ｓ／Ｈから加えるサンプルホ
ールド信号をインバーター２５および２６により
互に逆極性にしてそれらFET６および２４のゲ
ートに供給するようにしている点である。
前述の第３図の構成のものにおいては、サンプ
ルホールドゲート用FET６がその素子構造上有
するゲート、ソース電極間ならびにゲート、ドレ
イン電極間の各容量の存在によりホールド時に、
ホールドコンデンサ７にサンプルホールド信号の
微分電圧が重畳し、本来のホト・ダイオード３の
出力にノイズとして混入する恐れがあるが、第６
図の構成ではサンプルホールドゲート用FET６
と同じ種類のFET２４をMOS容量として介挿
し、これのゲート電極に、前記サンプルホールド
ゲート用FET６に加えるサンプルホールド信号
とは逆極性の信号を加えることによつて、そのサ
ンプルホールドゲート用FET６の電極間容量に
蓄積される電荷の極性とは減極性の電荷を蓄積せ
しめて、当該容量の存在に起因するノイズを相殺
するようにしたものである。
ルホールドゲート用FET６がその素子構造上有
するゲート、ソース電極間ならびにゲート、ドレ
イン電極間の各容量の存在によりホールド時に、
ホールドコンデンサ７にサンプルホールド信号の
微分電圧が重畳し、本来のホト・ダイオード３の
出力にノイズとして混入する恐れがあるが、第６
図の構成ではサンプルホールドゲート用FET６
と同じ種類のFET２４をMOS容量として介挿
し、これのゲート電極に、前記サンプルホールド
ゲート用FET６に加えるサンプルホールド信号
とは逆極性の信号を加えることによつて、そのサ
ンプルホールドゲート用FET６の電極間容量に
蓄積される電荷の極性とは減極性の電荷を蓄積せ
しめて、当該容量の存在に起因するノイズを相殺
するようにしたものである。
また、第６図のＢは、Ａ図のように構成された
受光ユニツトA′におけるホト・ダイオード３お
よび充電ゲート用FET４を除去し、バツフア５
を構成するFET１０のゲートを電源端子VDDに直
結するとともに切換ゲート用FET９のゲートを
アースしたものであり、同図Ｃのものは、同図Ａ
に示した受光ユニツトA′における受光素子３の
部分に遮光マスク２７を施こすとともに、切換ゲ
ート用FET２２のゲートをアースした構成のも
のである。
受光ユニツトA′におけるホト・ダイオード３お
よび充電ゲート用FET４を除去し、バツフア５
を構成するFET１０のゲートを電源端子VDDに直
結するとともに切換ゲート用FET９のゲートを
アースしたものであり、同図Ｃのものは、同図Ａ
に示した受光ユニツトA′における受光素子３の
部分に遮光マスク２７を施こすとともに、切換ゲ
ート用FET２２のゲートをアースした構成のも
のである。
これら第６図Ａ，ＢおよびＣのものの動作は、
前述したノイズ相殺作用を除いて、第３図のＡ，
ＢおよびＣのものと全く同じであるのでその動作
の説明を省略する。
前述したノイズ相殺作用を除いて、第３図のＡ，
ＢおよびＣのものと全く同じであるのでその動作
の説明を省略する。
本発明の合焦検出装置によれば、以上の実施例
説明したように、受光素子列を構成する受光ユニ
ツトからの受光素子の出力をＡ／Ｄ変換するにあ
たり、Ａ／Ｄ変換の参照信号の上限値および下限
値を、前記受光ユニツトと同様の構成を有すると
ともに実質的に同じ条件の下で動作するユニツト
から供給した電圧によつて得るようにしたから、
受光素子のもつ暗電流や温度特性の影響を受ける
ことなく、受光素子の出力を、そのダイナミツク
レンンジを損なわずにＡ／Ｄ変換できる。
説明したように、受光素子列を構成する受光ユニ
ツトからの受光素子の出力をＡ／Ｄ変換するにあ
たり、Ａ／Ｄ変換の参照信号の上限値および下限
値を、前記受光ユニツトと同様の構成を有すると
ともに実質的に同じ条件の下で動作するユニツト
から供給した電圧によつて得るようにしたから、
受光素子のもつ暗電流や温度特性の影響を受ける
ことなく、受光素子の出力を、そのダイナミツク
レンンジを損なわずにＡ／Ｄ変換できる。
従つて、周囲の温度変化に関係なく正確な合焦
位置の検出を高速で行なうことができる等本発明
の工業的効果は大きい。
位置の検出を高速で行なうことができる等本発明
の工業的効果は大きい。
第１図は、受光素子の出力とアナログ−デイジ
タル出力信号の関係説明図、第２図は、本発明の
実施例の回路構成を示すブロツク線図、第３図は
受光ユニツトの回路構成例であつてＡは信号取り
出し用ユニツト、Ｂは上限値電源用ユニツト、Ｃ
は下限値電源用ユニツトの各回路図、第４図は受
光ユニツト列における各ユニツト配列の一例を示
す構成図、第５図は、第４図の受光ユニツト列の
構成図、第６図は受光ユニツトの他の実施例を示
す回路図であつてＡは信号取り出し用のユニツ
ト、Ｂは上限値電源用ユニツト、Ｃは下限値用電
源用ユニツトを示す １，２……受光ユニツト列、３……ホト・ダイ
オード、４……充電ゲート用FET、８……第一
バツフア、６……サンプルホールドゲート用
FET、７……ホールドコンデンサ、８……第二
バツフア、９……切換用FET、１０，２１……
第一バツフア用FET、１１……中央処理装置、
１２−１〜１２−ｎ……比較器、１３−１〜１３
−ｎ……デイジタルメモリ、１４……Ｄ／Ａ変換
器、１５……カウンタ、１６……アドレスデコー
ダ、１７……表示装置、１８……OR回路、１９
……フリツプフロツプ、２０……OR回路、２
２，２３……第二バツフア用FET、２４……
MOS形FET、２５，２６……インバーター、２
７……遮光マスク。
タル出力信号の関係説明図、第２図は、本発明の
実施例の回路構成を示すブロツク線図、第３図は
受光ユニツトの回路構成例であつてＡは信号取り
出し用ユニツト、Ｂは上限値電源用ユニツト、Ｃ
は下限値電源用ユニツトの各回路図、第４図は受
光ユニツト列における各ユニツト配列の一例を示
す構成図、第５図は、第４図の受光ユニツト列の
構成図、第６図は受光ユニツトの他の実施例を示
す回路図であつてＡは信号取り出し用のユニツ
ト、Ｂは上限値電源用ユニツト、Ｃは下限値用電
源用ユニツトを示す １，２……受光ユニツト列、３……ホト・ダイ
オード、４……充電ゲート用FET、８……第一
バツフア、６……サンプルホールドゲート用
FET、７……ホールドコンデンサ、８……第二
バツフア、９……切換用FET、１０，２１……
第一バツフア用FET、１１……中央処理装置、
１２−１〜１２−ｎ……比較器、１３−１〜１３
−ｎ……デイジタルメモリ、１４……Ｄ／Ａ変換
器、１５……カウンタ、１６……アドレスデコー
ダ、１７……表示装置、１８……OR回路、１９
……フリツプフロツプ、２０……OR回路、２
２，２３……第二バツフア用FET、２４……
MOS形FET、２５，２６……インバーター、２
７……遮光マスク。
Claims (1)
- 【特許請求の範囲】 １ 合焦状態を検出すべき結像光学系からの光を
受光する受光素子と、この受光素子から出力され
る光電変換信号を増幅する第１のバツフアと、こ
の第１のバツフアから出力される光電変換信号を
サンプルホールド信号に応答して選択的に通すサ
ンプルホールドゲートと、このゲートを通つた光
電変換信号を蓄積するホールドコンデンサと、こ
のコンデンサの端子電圧を増幅する第２のバツフ
アとを有する受光ユニツトを複数配列して構成し
た受光ユニツト列と、 前記複数の受光素子ユニツトから出力される光
電変換信号を一方の入力端子で受けるとともに上
限値と下限値との間で階段状に変化するアナログ
参照信号を他方の入力端子で受け、これら両信号
が一致するときに反転信号を出力する複数の比較
器と、 前記サンプルホールド信号に応答して、予め決
められた範囲のデイジタル信号を出力するカウン
タと、 このカウンタから出力されるデイジタル信号を
受けて、前記アナログ参照信号を発生するデイジ
タル−アナログ変換器と、 前記複数の比較器から出力される反転信号に応
答して、そのときに前記カウンタから発生されて
いるデイジタル信号を、アナログ−デイジタル変
換した信号として記憶する複数のデイジタルメモ
リと、 前記受光素子の最大出力に相当する電圧を増幅
する第１のバツフアと、この第１のバツフアの出
力信号を通すサンプルホールドゲートと、このゲ
ートを通つた信号を蓄積するホールドコンデンサ
と、このコンデンサの端子電圧を増幅する第２の
バツフアとを有し、この第２バツフアの出力信号
を前記アナログ参照信号の上限値として前記デイ
ジタル−アナログ変換器に供給する上限値用電源
ユニツトと、 遮光マスクが施された受光素子と、この受光素
子から出力される暗電流信号を増幅する第１のバ
ツフアと、この第１のバツフアから出力される暗
電流信号をサンプルホールド信号に応答して選択
的に通すサンプルホールドゲートと、このゲート
を通つた暗電流信号を蓄積するホールドコンデン
サと、このコンデンサの端子電圧を増幅する第２
のバツフアとを有し、この第２バツフアの出力信
号を前記アナログ参照信号の下限値として前記デ
イジタル−アナログ変換器に供給する下限値用電
源ユニツトと、 前記複数のデイジタルメモリに記憶されるデイ
ジタル信号を取り込んで処理して前記光学系の合
焦状態の検出を行う中央処理装置とを具え、 前記受光ユニツト、上限値用電源ユニツトおよ
び下限値用電源ユニツトを同一基板上に形成した
ことを特徴とする合焦検出装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56046093A JPS57160221A (en) | 1981-03-28 | 1981-03-28 | Analog to digital conversion system |
| US06/361,436 US4503467A (en) | 1981-03-28 | 1982-03-24 | Analog-digital converting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56046093A JPS57160221A (en) | 1981-03-28 | 1981-03-28 | Analog to digital conversion system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57160221A JPS57160221A (en) | 1982-10-02 |
| JPH0213493B2 true JPH0213493B2 (ja) | 1990-04-04 |
Family
ID=12737368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56046093A Granted JPS57160221A (en) | 1981-03-28 | 1981-03-28 | Analog to digital conversion system |
Country Status (2)
| Country | Link |
|---|---|
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