JPH02132804A - チップ型抵抗ネットワーク及びその製造方法 - Google Patents
チップ型抵抗ネットワーク及びその製造方法Info
- Publication number
- JPH02132804A JPH02132804A JP63284844A JP28484488A JPH02132804A JP H02132804 A JPH02132804 A JP H02132804A JP 63284844 A JP63284844 A JP 63284844A JP 28484488 A JP28484488 A JP 28484488A JP H02132804 A JPH02132804 A JP H02132804A
- Authority
- JP
- Japan
- Prior art keywords
- film
- chip
- rod
- films
- parts
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000010408 film Substances 0.000 claims abstract description 64
- 239000010409 thin film Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004020 conductor Substances 0.000 claims description 9
- 238000005516 engineering process Methods 0.000 claims description 9
- 238000009713 electroplating Methods 0.000 claims description 3
- 238000009966 trimming Methods 0.000 abstract description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000007733 ion plating Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000011253 protective coating Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Non-Adjustable Resistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、プリント基板にチップ状電子部品として装着
するのに適したリードの無いチップ型抵抗ネットワーク
及びその製造方法に関する。
するのに適したリードの無いチップ型抵抗ネットワーク
及びその製造方法に関する。
(発明の概要)
本発明は、プリント基仮にチップ状電子部品として装着
するのに適したリードの無いチップ型抵抗ネットワーク
及びその製造方法において、絶縁板上に形成された複数
個の抵抗素子を当該絶縁板の端部に切欠溝を形成してお
くことによりに電気的に分離したものである。
するのに適したリードの無いチップ型抵抗ネットワーク
及びその製造方法において、絶縁板上に形成された複数
個の抵抗素子を当該絶縁板の端部に切欠溝を形成してお
くことによりに電気的に分離したものである。
(従米の技術)
従米、チップ型抵抗ネ・冫トワークとしては、チップ状
絶縁板上にスクリーン印刷法で抵抗膜を設け、さらに端
部電極をAg−Pdの塗布、焼き付けで設けた厚膜法に
よるものが一般的であった。
絶縁板上にスクリーン印刷法で抵抗膜を設け、さらに端
部電極をAg−Pdの塗布、焼き付けで設けた厚膜法に
よるものが一般的であった。
(発明が解決しようとする課題)
ところで、端部電極をAg−Pdの塗布焼き付けで設け
た従来のチップ型抵抗ネットワークは、通常抵抗膜のト
リミング後に電極を塗布焼き付けるために信頼性に不満
足な点があるとともにAg−Pdの使用量が多くコスト
がかかるという面もある。
た従来のチップ型抵抗ネットワークは、通常抵抗膜のト
リミング後に電極を塗布焼き付けるために信頼性に不満
足な点があるとともにAg−Pdの使用量が多くコスト
がかかるという面もある。
この点を考慮して本出願人が特願昭62−4473号で
提案している如く、端部電極を導体rg膜で作成する方
法が検討されているが、この場合には、ネットワーク中
の個々の抵抗素子をどのように電気的に分離するかに問
題点があった。
提案している如く、端部電極を導体rg膜で作成する方
法が検討されているが、この場合には、ネットワーク中
の個々の抵抗素子をどのように電気的に分離するかに問
題点があった。
本発明は、上記の点に鑑み、複数の抵抗膜が設けられて
いる絶縁板の端部に切欠溝を付けてネットワーク中の抵
抗素子の電気的な分離を保証した信頼性の高いチップ型
抵抗ネットワーク及びその製造方法を提供することを口
的とする。
いる絶縁板の端部に切欠溝を付けてネットワーク中の抵
抗素子の電気的な分離を保証した信頼性の高いチップ型
抵抗ネットワーク及びその製造方法を提供することを口
的とする。
(課題を解決するための手段)
上記目的を達成するために、本発明は、チップ状絶縁板
の一面に形成された抵抗膜と、該抵抗膜に接続しかつ前
記チップ状絶縁板の端部に形成された端部電極膜とを有
する抵抗素子を前記チップ状絶縁板に複数個形成し、前
記複数の抵抗素子の少なくとも一方の端部電極膜を相互
に電気的に分離する切欠溝を前記チップ状絶縁板に形成
するようにしている。
の一面に形成された抵抗膜と、該抵抗膜に接続しかつ前
記チップ状絶縁板の端部に形成された端部電極膜とを有
する抵抗素子を前記チップ状絶縁板に複数個形成し、前
記複数の抵抗素子の少なくとも一方の端部電極膜を相互
に電気的に分離する切欠溝を前記チップ状絶縁板に形成
するようにしている。
(作用)
本発明においては、複数の棒状部が一体に形成された穴
明き絶縁基板もしくは棒状絶縁基板を使用する場合にお
いて、該棒状部の少なくとも一方の端部に切欠溝を予め
形成しておくことにより、抵抗膜形成後の薄膜法による
端部電極の形成の際に隣接する端部電極どうしを前記切
欠溝で電気的に確実に分離することができる。すなわち
、前記棒状部に複数個の抵抗素子を形成した場合に、隣
接素子の端部電極どうしを電気的に確実に分離できる。
明き絶縁基板もしくは棒状絶縁基板を使用する場合にお
いて、該棒状部の少なくとも一方の端部に切欠溝を予め
形成しておくことにより、抵抗膜形成後の薄膜法による
端部電極の形成の際に隣接する端部電極どうしを前記切
欠溝で電気的に確実に分離することができる。すなわち
、前記棒状部に複数個の抵抗素子を形成した場合に、隣
接素子の端部電極どうしを電気的に確実に分離できる。
また、端部電極を薄膜技術で作成することにより、厚膜
技術による端部処理(Ag−Pdの塗布焼き付け)のよ
うな膜厚のぱらつきは含まれず、マイクロ波回路、A/
D変換回路等の抵抗精度が要求される分野での要望に応
えることができる。
技術による端部処理(Ag−Pdの塗布焼き付け)のよ
うな膜厚のぱらつきは含まれず、マイクロ波回路、A/
D変換回路等の抵抗精度が要求される分野での要望に応
えることができる。
さらに、抵抗膜のトリミングは端部電極薄膜の形成後に
実施でき、信頼性の面でも優れている。
実施でき、信頼性の面でも優れている。
(実施例)
以下、本発明に係るチップ型抵抗ネットワーク及びその
S!!遣方法の実施例を図面に従って説明する。
S!!遣方法の実施例を図面に従って説明する。
まず、弟1図のようにスリ・ント状穴1によって区画さ
れた複数の棒状部2を一体に有するアルミナ等の穴明き
絶緑基板10を受け入れ、表面を洗浄しておく。ここで
、第2図に拡大して示すように棒状部2の少なくとも一
方の端部には三角形の切欠溝3が所定間隔(例えば等間
隔)で予め形成されている。
れた複数の棒状部2を一体に有するアルミナ等の穴明き
絶緑基板10を受け入れ、表面を洗浄しておく。ここで
、第2図に拡大して示すように棒状部2の少なくとも一
方の端部には三角形の切欠溝3が所定間隔(例えば等間
隔)で予め形成されている。
次に$3図のように、穴明き絶縁基板10の状態のまま
で棒状部2を横断する向きに導体膜11の帯状パターン
を薄膜又は厚膜技術により形成する。ここで、薄膜技術
とは、スパッタ、イオンプレーティング、P−CVD等
であり、厚膜技術とは導体ペーストの印刷、焼き付け等
である。
で棒状部2を横断する向きに導体膜11の帯状パターン
を薄膜又は厚膜技術により形成する。ここで、薄膜技術
とは、スパッタ、イオンプレーティング、P−CVD等
であり、厚膜技術とは導体ペーストの印刷、焼き付け等
である。
また、第4図のように、棒状部2を横断する向きに抵抗
膜12の矩形パターンをTg膜又は厚B技術により形成
する。
膜12の矩形パターンをTg膜又は厚B技術により形成
する。
その後、第5図(A),(B)に示すように、穴明き絶
緑基板10の各棒状部2の上下面にマスク13を設け、
棒状部2の両端部に薄膜技術により端部電極薄膜14A
,14Bを形成する。このとき、切欠溝3の谷はマスク
13の背後に位置する。この結果、第6図のように導本
膜11及び抵抗膜12の両端は端部電極薄11!Xi
4A,1 4Bと重なってこれに接続され、1個の導体
膜11、1個の抵抗膜12及びこれらの両端部の端部電
極薄膜14A,14Bとがらなる抵抗素子20が棒状部
2に複数個形成されることになる。但し、端部電極薄膜
14Aは薄膜の付着しない切欠溝3で相互に電気的に分
離され、これにより各抵抗素子20の一方の端子は相互
に電気的に分離独立した状態となる。
緑基板10の各棒状部2の上下面にマスク13を設け、
棒状部2の両端部に薄膜技術により端部電極薄膜14A
,14Bを形成する。このとき、切欠溝3の谷はマスク
13の背後に位置する。この結果、第6図のように導本
膜11及び抵抗膜12の両端は端部電極薄11!Xi
4A,1 4Bと重なってこれに接続され、1個の導体
膜11、1個の抵抗膜12及びこれらの両端部の端部電
極薄膜14A,14Bとがらなる抵抗素子20が棒状部
2に複数個形成されることになる。但し、端部電極薄膜
14Aは薄膜の付着しない切欠溝3で相互に電気的に分
離され、これにより各抵抗素子20の一方の端子は相互
に電気的に分離独立した状態となる。
しかる後、第7図のように導体膜11の中間点を切断し
抵抗膜12のトリミング(抵抗値の調整)を実行する。
抵抗膜12のトリミング(抵抗値の調整)を実行する。
但し、用途によっては前記棒状部2上の複数個の導体膜
11のうち1個乃至数個を切断しないで残す場合もある
。
11のうち1個乃至数個を切断しないで残す場合もある
。
トリミング後に、第8図の如く、穴明き絶縁基板10の
各棒状部2上の導体膜11及び抵抗膜12上に保護コー
}(I{脂又はガラス)15を設ける。
各棒状部2上の導体膜11及び抵抗膜12上に保護コー
}(I{脂又はガラス)15を設ける。
その後、第8図1点鎖線Xのように複数の抵抗素子20
を含むように棒状部2を切断する。これによってチップ
状絶縁板(n状部2を所定艮に切断したもの)の一面に
形成された導体膜11と抵抗膜12とこれらに接続しか
つ萌記チップ状絶縁板の端部に形成された端部電極薄膜
14A,14Bとを有する抵抗素子20を複数個持つチ
ップ型抵抗ネットワークを得ることができる。
を含むように棒状部2を切断する。これによってチップ
状絶縁板(n状部2を所定艮に切断したもの)の一面に
形成された導体膜11と抵抗膜12とこれらに接続しか
つ萌記チップ状絶縁板の端部に形成された端部電極薄膜
14A,14Bとを有する抵抗素子20を複数個持つチ
ップ型抵抗ネットワークを得ることができる。
なお、上記実施例において、第6図の端部電極薄膜1
4A,1 4Bを形成後、これを下地電極とし、下地電
極となる部分以外は保護コートで覆って当該下地電極上
に電気メッキではんだ、錫等の電極膜を設けるようにし
ても良い。この際、導体膜11が両方ノ端部電極?Wf
fll 4A,1 4Bトウしを接続した状態とするか
ら、穴明き絶緑基板10のままで簡単に電気メッキがで
きる利点がある。
4A,1 4Bを形成後、これを下地電極とし、下地電
極となる部分以外は保護コートで覆って当該下地電極上
に電気メッキではんだ、錫等の電極膜を設けるようにし
ても良い。この際、導体膜11が両方ノ端部電極?Wf
fll 4A,1 4Bトウしを接続した状態とするか
ら、穴明き絶緑基板10のままで簡単に電気メッキがで
きる利点がある。
また、穴明き絶緑基板10の代わりに棒状絶縁基板を使
用してもよい。
用してもよい。
(発明の効果)
以上説明したように、本発明によれば、複数の抵抗膜が
設けられる絶縁板の端部に切欠溝を付けてネットワーク
中の抵抗素子の電気的な分離を保証した信頼性の高いチ
ップ型抵抗ネットワークを得ることができ、しがも端部
電極を薄膜技術で作成することで端部電極の膜厚のばら
つきを除去でき、ひいては抵抗精度の向上を図り得る利
点がある。
設けられる絶縁板の端部に切欠溝を付けてネットワーク
中の抵抗素子の電気的な分離を保証した信頼性の高いチ
ップ型抵抗ネットワークを得ることができ、しがも端部
電極を薄膜技術で作成することで端部電極の膜厚のばら
つきを除去でき、ひいては抵抗精度の向上を図り得る利
点がある。
ai図は本発明の実施例において使用する穴明き絶縁基
板を示す平面図、第2図は穴明き絶緑基板の棒状部の拡
大平面図、@3図は導体膜の帯状パターンを形成した状
態を示す拡大平面図、#S4図は抵抗膜の矩形パターン
を形成した状態を示す拡大平面図、m5図(A)はマス
クを設けた状態の拡大平面図、第5図(B)は同拡大正
断面図、第6図は端部電極薄膜を設けた後の状態を示す
拡大平面図、第7図は導体膜を切断した後の状態を示す
拡大平面図、第8図は保護コートを設けた状態の拡大平
面図である。 1・・・スリット状穴、2・・・棒状部、3・・・切欠
溝、10・・・穴明き絶縁基板、11・・・導体膜、1
2・・・抵抗膜、13・・・マスク、1 4A,1 4
B・・・端部電極茫膜、15・・・保護コート、20・
・・抵抗素子。
板を示す平面図、第2図は穴明き絶緑基板の棒状部の拡
大平面図、@3図は導体膜の帯状パターンを形成した状
態を示す拡大平面図、#S4図は抵抗膜の矩形パターン
を形成した状態を示す拡大平面図、m5図(A)はマス
クを設けた状態の拡大平面図、第5図(B)は同拡大正
断面図、第6図は端部電極薄膜を設けた後の状態を示す
拡大平面図、第7図は導体膜を切断した後の状態を示す
拡大平面図、第8図は保護コートを設けた状態の拡大平
面図である。 1・・・スリット状穴、2・・・棒状部、3・・・切欠
溝、10・・・穴明き絶縁基板、11・・・導体膜、1
2・・・抵抗膜、13・・・マスク、1 4A,1 4
B・・・端部電極茫膜、15・・・保護コート、20・
・・抵抗素子。
Claims (5)
- (1)チップ状絶縁板の一面に形成された抵抗膜と、該
抵抗膜に接続しかつ前記チップ状絶縁板の端部に形成さ
れた端部電極膜とを有する抵抗素子を前記チップ状絶縁
板に複数個形成し、前記複数の抵抗素子の少なくとも一
方の端部電極膜を相互に電気的に分離する切欠溝を前記
チップ状絶縁板に形成したことを特徴とするチップ型抵
抗ネットワーク。 - (2)前記抵抗膜に並列に導体膜が前記チップ状絶縁板
上に形成されている請求項1記載のチップ型抵抗ネット
ワーク。 - (3)1個又は複数の棒状部の少なくとも一方の端部に
切欠溝が形成された絶縁基板の各棒状部の一面に薄膜又
は厚膜技術により複数の抵抗膜を形成し、前記棒状部の
端部に前記切欠溝で電気的に分離された端部電極薄膜を
薄膜技術により形成した後、前記棒状部を複数個に切断
分離することを特徴とするチップ型抵抗ネットワークの
製造方法。 - (4)前記抵抗膜に並列に薄膜又は厚膜技術により導体
膜を前記棒状部上に形成した請求項3記載のチップ型抵
抗ネットワークの製造方法。 - (5)前記端部電極薄膜を下地電極として電気メッキに
よる電極膜をさらに形成した請求項3又は4記載のチッ
プ型抵抗ネットワークの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63284844A JP2640767B2 (ja) | 1988-11-12 | 1988-11-12 | チップ型抵抗ネットワークの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63284844A JP2640767B2 (ja) | 1988-11-12 | 1988-11-12 | チップ型抵抗ネットワークの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02132804A true JPH02132804A (ja) | 1990-05-22 |
JP2640767B2 JP2640767B2 (ja) | 1997-08-13 |
Family
ID=17683757
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63284844A Expired - Lifetime JP2640767B2 (ja) | 1988-11-12 | 1988-11-12 | チップ型抵抗ネットワークの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2640767B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5941282A (ja) * | 1982-09-01 | 1984-03-07 | Nec Corp | ヘッドドライブ装置 |
JPS62156801A (ja) * | 1985-12-28 | 1987-07-11 | 多摩電気工業株式会社 | 薄膜チツプ抵抗体の製法 |
JPS63172401A (ja) * | 1987-01-12 | 1988-07-16 | ティーディーケイ株式会社 | チツプ抵抗器、その集合体及びチツプ抵抗器の製造方法 |
-
1988
- 1988-11-12 JP JP63284844A patent/JP2640767B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5941282A (ja) * | 1982-09-01 | 1984-03-07 | Nec Corp | ヘッドドライブ装置 |
JPS62156801A (ja) * | 1985-12-28 | 1987-07-11 | 多摩電気工業株式会社 | 薄膜チツプ抵抗体の製法 |
JPS63172401A (ja) * | 1987-01-12 | 1988-07-16 | ティーディーケイ株式会社 | チツプ抵抗器、その集合体及びチツプ抵抗器の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2640767B2 (ja) | 1997-08-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR910000969B1 (ko) | 칩형 저항기 | |
US7188404B2 (en) | Method for fabricating a resistor | |
JPH10189318A (ja) | ネットワーク抵抗器の製造方法 | |
WO2003060929A1 (fr) | Procede de fabrication d'un pave resistif | |
JPH05267025A (ja) | チップ部品の製造法及び電子部品の製造法 | |
JPH11204315A (ja) | 抵抗器の製造方法 | |
JPH02132804A (ja) | チップ型抵抗ネットワーク及びその製造方法 | |
JP2526131B2 (ja) | チップ抵抗器及びその製造方法 | |
JP2867112B2 (ja) | チップ型抵抗ネットワークとその製造方法 | |
JPH11307304A (ja) | チップ抵抗器及びその製造方法 | |
JPH0963805A (ja) | 角形チップ抵抗器 | |
JP2003297670A (ja) | チップ型複合部品 | |
JPH0513201A (ja) | 角形チツプ抵抗器 | |
JP2000348914A (ja) | ネットワーク電子部品 | |
JP2004288808A (ja) | 抵抗器の製造方法 | |
JP3846311B2 (ja) | 多連チップ抵抗器の製造方法 | |
JP2001143599A (ja) | 薄型電気部品とその製造方法 | |
JP2004128218A (ja) | 小型電子部品の製造方法およびチップ抵抗器 | |
JP3608570B2 (ja) | 抵抗器の製造方法 | |
JP2003007518A (ja) | 多連チップ抵抗器の製造方法 | |
JPH10321403A (ja) | 抵抗器の製造方法 | |
JPH07211504A (ja) | 表面実装型電子部品の端子電極とその製造方法 | |
JPH10208901A (ja) | チップ型抵抗器及びその製造方法 | |
JP2004146859A (ja) | 抵抗器の製造方法 | |
JP2004146858A (ja) | 抵抗器の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080502 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090502 Year of fee payment: 12 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090502 Year of fee payment: 12 |