JPH02132542A - パラレルバス制御方法 - Google Patents
パラレルバス制御方法Info
- Publication number
- JPH02132542A JPH02132542A JP28702888A JP28702888A JPH02132542A JP H02132542 A JPH02132542 A JP H02132542A JP 28702888 A JP28702888 A JP 28702888A JP 28702888 A JP28702888 A JP 28702888A JP H02132542 A JPH02132542 A JP H02132542A
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- Japan
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- data
- bus
- bits
- transfer
- controllers
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 10
- 230000006866 deterioration Effects 0.000 abstract 2
- 238000005259 measurement Methods 0.000 description 4
- 230000033228 biological regulation Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000004144 Ethoxylated Mono- and Di-Glyceride Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、コンビ一一夕による計測、画像システム等
に用いられるパラレルインターフエイスにおいて、ＩＥ
ＥＥ−４８８ （ＧＰ−ＩＢ）規定に準拠してデータ転
送を制御するパラレルバス制御方法に係り、特に詳しく
は１６ビット以上のバス長を持つコンピュータにおける
、データ転送を効率よく行えるパラレルバス制御方法に
関するものである。
に用いられるパラレルインターフエイスにおいて、ＩＥ
ＥＥ−４８８ （ＧＰ−ＩＢ）規定に準拠してデータ転
送を制御するパラレルバス制御方法に係り、特に詳しく
は１６ビット以上のバス長を持つコンピュータにおける
、データ転送を効率よく行えるパラレルバス制御方法に
関するものである。
従来の技術
近年、コンビニータによる計測や画像システム等には、
例えばＩＥＥＥ−４８８パスインターフエイスを備えた
ものがある。Ｉ ＥＥＥ − ４８８バスインターフェ
イスは通信線が並列化され、１サイクルに複数ビットの
送受信が可能であり、よシ高速なデータ転送を必要とす
るものに使用することができる。
例えばＩＥＥＥ−４８８パスインターフエイスを備えた
ものがある。Ｉ ＥＥＥ − ４８８バスインターフェ
イスは通信線が並列化され、１サイクルに複数ビットの
送受信が可能であり、よシ高速なデータ転送を必要とす
るものに使用することができる。
このようなバスインターフェイスの一従来例としては特
開昭６１−１７７５６０号に示すもの、或は第２図に示
すものがある。
開昭６１−１７７５６０号に示すもの、或は第２図に示
すものがある。
この図において、１は１サイクルで８ピット以上（例え
ば１６ビット）のデータを処理するコンピュータ（ＣＰ
Ｕ） 、２はアドレスバス、３はデータバス、４はチッ
プセレクト信号線、５は前記バス２、３およびチップセ
レクト信号線４が接続されるバスコントローラである。
ば１６ビット）のデータを処理するコンピュータ（ＣＰ
Ｕ） 、２はアドレスバス、３はデータバス、４はチッ
プセレクト信号線、５は前記バス２、３およびチップセ
レクト信号線４が接続されるバスコントローラである。
６および７はそれぞれＩＥＥ−４８８規定に準拠してＣ
ＰＵＩを他の機器と接続するだめの第１および第２のト
ランシーバであり、第１のトランシーバ６にはパスコン
トローラ５のコントロールライン８が接続され、一方第
２のトランシーバ７にはバスコントローラ５の８ビット
のデータライン９が接続され、全体として一つのＣＰＵ
システムＡを構成している。そして、ＣＰＵ１との間で
データ転送を行う相手方のＣＰＵシステムＢも上述同様
の構成を有し、両システムＡ， Ｂの間は８ビノトデ
ータラインのＩＥＥＥ−４８８データバス１０と、ＩＥ
ＥＥ−４８８コントロールライン１１とによってＩＥＥ
Ｅ−４８８バスが形成されている。
ＰＵＩを他の機器と接続するだめの第１および第２のト
ランシーバであり、第１のトランシーバ６にはパスコン
トローラ５のコントロールライン８が接続され、一方第
２のトランシーバ７にはバスコントローラ５の８ビット
のデータライン９が接続され、全体として一つのＣＰＵ
システムＡを構成している。そして、ＣＰＵ１との間で
データ転送を行う相手方のＣＰＵシステムＢも上述同様
の構成を有し、両システムＡ， Ｂの間は８ビノトデ
ータラインのＩＥＥＥ−４８８データバス１０と、ＩＥ
ＥＥ−４８８コントロールライン１１とによってＩＥＥ
Ｅ−４８８バスが形成されている。
そして、両システムＡ， Ｂ間でデータ転送するには
、まず第１のトランジーバ６に接続されたコントロール
ライン８およびコントロールバス１１ヲ通して送授され
た制御データによってＣＰＵシステムＡとＢとの間のシ
ェイクノ・ンドが行われ、このシェイクハンドに基づい
てデータライン９およびデータパス１０を通して８ビン
トデータの転送が行われる。そして、ＣＰＵ１が８ビッ
トよりも大きなバス長を持つ場合でも１回の転送サイク
ルで処理できるデータ量は８ビノトであり、これを越え
るデータの転送には前記８ビノトのデータ転送を複数回
行ってデータ転送を行う。
、まず第１のトランジーバ６に接続されたコントロール
ライン８およびコントロールバス１１ヲ通して送授され
た制御データによってＣＰＵシステムＡとＢとの間のシ
ェイクノ・ンドが行われ、このシェイクハンドに基づい
てデータライン９およびデータパス１０を通して８ビン
トデータの転送が行われる。そして、ＣＰＵ１が８ビッ
トよりも大きなバス長を持つ場合でも１回の転送サイク
ルで処理できるデータ量は８ビノトであり、これを越え
るデータの転送には前記８ビノトのデータ転送を複数回
行ってデータ転送を行う。
発明が解決しようとする課題
ところで、前記ＩＥＥＥ−４８８バスインターフエイス
にはコンピュータのバスに接続される専用のバスコント
ローラカ用いラレ、このバスコントローラにより１サイ
クルに８ビントデータが転送される。そのため、前記計
測や画像システム等のコンビ，一夕に８ビットよりも大
きいものを使用した場合、８ビットでデータ転送を行う
ことになり、データ転送の効率が低下するこ七になる。
にはコンピュータのバスに接続される専用のバスコント
ローラカ用いラレ、このバスコントローラにより１サイ
クルに８ビントデータが転送される。そのため、前記計
測や画像システム等のコンビ，一夕に８ビットよりも大
きいものを使用した場合、８ビットでデータ転送を行う
ことになり、データ転送の効率が低下するこ七になる。
特に、最近の計測や画像システム等には１６ビノト以上
のコンピュータを用いる傾向にあり、そのデータ転送の
効率低下が欠点になりかねない。
のコンピュータを用いる傾向にあり、そのデータ転送の
効率低下が欠点になりかねない。
この発明は前記の点に鑑みなされたものであり、その目
的は１６ビノト以上のコンピュータにおいて、１サイク
ルの転送データをそのビット数にでき、データ転送効率
を低下させることもなく、シかもＩ ＥＥＥ−４８８規
定に準拠したデータ転送ができるパラレルバス制御方法
を提供することにある。
的は１６ビノト以上のコンピュータにおいて、１サイク
ルの転送データをそのビット数にでき、データ転送効率
を低下させることもなく、シかもＩ ＥＥＥ−４８８規
定に準拠したデータ転送ができるパラレルバス制御方法
を提供することにある。
課題を解決するだめの手段
前記目的を達成するため、この発明のパラレルバス制御
方法は、１６ビノト以上のバス長を持つコンビ一一タシ
ステムと、そのバスに対して並列に接続される前記バス
長に応じた複数のバスコントローラとを有し、前記バス
のうちデータバスを前記複数のバスコントローラに振り
分け、前記コンピュータシステムにてそれらバスコント
ローラを制御し、前記複数のバスコントローラにてデー
タ転送を行うようにしたものである。
方法は、１６ビノト以上のバス長を持つコンビ一一タシ
ステムと、そのバスに対して並列に接続される前記バス
長に応じた複数のバスコントローラとを有し、前記バス
のうちデータバスを前記複数のバスコントローラに振り
分け、前記コンピュータシステムにてそれらバスコント
ローラを制御し、前記複数のバスコントローラにてデー
タ転送を行うようにしたものである。
作用
そのだめ、前記コンピュータシステムが１６ビットであ
る場合、そのコンビ一一夕のバスには２つのバスコント
ローラが接続される。そして、データ転送に際し、その
１６ビットコンピュータシステムにて、前記２つのバス
コントローラが制御され、それらバスコントローラの所
定レジスタが選択される。すると、１６ビットデータの
上位８ビノトと下位８ビノトは、２つのバスコントロー
ラに振り分けられ、ＩＥＥＥ−４８８規定に準拠して転
送される。すなわち、１回のハンドシェイクで転送され
るデータが１６ビットとなるため、データ転送の効率低
下を抑えることができる。
る場合、そのコンビ一一夕のバスには２つのバスコント
ローラが接続される。そして、データ転送に際し、その
１６ビットコンピュータシステムにて、前記２つのバス
コントローラが制御され、それらバスコントローラの所
定レジスタが選択される。すると、１６ビットデータの
上位８ビノトと下位８ビノトは、２つのバスコントロー
ラに振り分けられ、ＩＥＥＥ−４８８規定に準拠して転
送される。すなわち、１回のハンドシェイクで転送され
るデータが１６ビットとなるため、データ転送の効率低
下を抑えることができる。
実施例
以下、この発明の実施例を図面に基づいて説明する。
図において、１６ビットコンピュータ２１のアドレスバ
スη、データバス％およびチップセレクト信号線別等の
制御バスは、第１および第２のバスコントローラ５，２
６に接続されている。第１および第２のバスコントロー
ラ５，２６は同じＩＥＥＥ−４８８規定に準拠した専用
のコントローラであり、そのコントローラのレジスタ選
択等のだめのアドレスバスｎが第１および第２のバスコ
ントローラ５，２６に接続され、データバスｎの上位８
ビノト（ＬＯＥバイト）が第１のバスコントローラ５に
接続され、その下位８ビッ｝ （ＨＩＧＨバイト）が第
２のバスコントローラ２６に接続されている。また、制
御バスのチンプセレク｝ （ＣＳ）信号線ｚ１は第１お
よび第２のパスコントローラ５，２６に接続されている
。
スη、データバス％およびチップセレクト信号線別等の
制御バスは、第１および第２のバスコントローラ５，２
６に接続されている。第１および第２のバスコントロー
ラ５，２６は同じＩＥＥＥ−４８８規定に準拠した専用
のコントローラであり、そのコントローラのレジスタ選
択等のだめのアドレスバスｎが第１および第２のバスコ
ントローラ５，２６に接続され、データバスｎの上位８
ビノト（ＬＯＥバイト）が第１のバスコントローラ５に
接続され、その下位８ビッ｝ （ＨＩＧＨバイト）が第
２のバスコントローラ２６に接続されている。また、制
御バスのチンプセレク｝ （ＣＳ）信号線ｚ１は第１お
よび第２のパスコントローラ５，２６に接続されている
。
さらに、ＩＥＥＥ−４８８規定に準拠して他の機器等と
接続するため、第１乃至第４のトランシーバ２７， ２
８， ２９， ３０が設けられている。第１のトランシ
ーバ２７Ｋは第ｘのバスコントローラ乙のコントロール
ライン３１が接続され、第２のトランシーバあには第１
のバスコントローラ５のデータライン３１（上位８ビッ
ト）が接続されている。また、第３のトランシーノり四
には第２のバスコントローラ２６のコントロールライン
３３が接続され、第４のトランシーバ刃には第２のバス
コントローラ２６のデータライン３４（上位８ピット）
が接続されている。
接続するため、第１乃至第４のトランシーバ２７， ２
８， ２９， ３０が設けられている。第１のトランシ
ーバ２７Ｋは第ｘのバスコントローラ乙のコントロール
ライン３１が接続され、第２のトランシーバあには第１
のバスコントローラ５のデータライン３１（上位８ビッ
ト）が接続されている。また、第３のトランシーノり四
には第２のバスコントローラ２６のコントロールライン
３３が接続され、第４のトランシーバ刃には第２のバス
コントローラ２６のデータライン３４（上位８ピット）
が接続されている。
このように、第１乃至第４のトランシーバｒ，２８，
２９． ３０により、２ラインの８ビットデータライン
のＩ ＥＥＥ〜４８８データバスア，３６と２ラインの
ＩＥＥＥ−４８８コントロールバス３７， ３８とで、
ＩＥＥＥ−４８８パスが形成されている。しかもＩＥＥ
Ｅ−４８８コントロールバス３７，３８はそれぞれ同じ
信号線同士が接続されている。
２９． ３０により、２ラインの８ビットデータライン
のＩ ＥＥＥ〜４８８データバスア，３６と２ラインの
ＩＥＥＥ−４８８コントロールバス３７， ３８とで、
ＩＥＥＥ−４８８パスが形成されている。しかもＩＥＥ
Ｅ−４８８コントロールバス３７，３８はそれぞれ同じ
信号線同士が接続されている。
次に、前記構成のインターフエイスに適用されるパラレ
ルバス制御方法の作用を説明する。
ルバス制御方法の作用を説明する。
まず、データ転送相手の機器にも前記インターフェイス
と同じインターフェイスが構成され、それらインターフ
ェイス間がＩＥＥＥ−４８８データパス語，１６とＩＥ
ＥＥ−４８８コントロールバス３７にて接続されている
ものとする。
と同じインターフェイスが構成され、それらインターフ
ェイス間がＩＥＥＥ−４８８データパス語，１６とＩＥ
ＥＥ−４８８コントロールバス３７にて接続されている
ものとする。
そして、データ転送に際し、コンピュータ１にて、それ
ら第１および第２のバスコントローラ５，２６の所定レ
ジスタが選択制御され、それら第１および第２のバスコ
ントローラ５，２６の所定レジスタにはそのデータ転送
のための設定データが入力される。すると、コンピュー
タ１からの１６ビットデータは、第１および第２のバス
コントローラ５，２６にてＩ ＥＥＥ − ４８８規定
に準拠してそれぞれ上位８ビットと下位８ビットデータ
に振り分けられて同時に相手の機器に転送される。すな
わち、１回のハンドシェイクで転送されるデータ長は上
位８ピットと下位８ピットとの１６ビットにされ、相手
機器にはその１６ビソトデータが入力される。
ら第１および第２のバスコントローラ５，２６の所定レ
ジスタが選択制御され、それら第１および第２のバスコ
ントローラ５，２６の所定レジスタにはそのデータ転送
のための設定データが入力される。すると、コンピュー
タ１からの１６ビットデータは、第１および第２のバス
コントローラ５，２６にてＩ ＥＥＥ − ４８８規定
に準拠してそれぞれ上位８ビットと下位８ビットデータ
に振り分けられて同時に相手の機器に転送される。すな
わち、１回のハンドシェイクで転送されるデータ長は上
位８ピットと下位８ピットとの１６ビットにされ、相手
機器にはその１６ビソトデータが入力される。
発明の効果
以上説明したように、この発明のパラレルバス制御方法
Ｋよれば、コンピュータのパラレルデータのピット数に
応じ、そのデータパスを並列に複数ｏ ＩＥＥＥ−４８
８規定に準拠するバスコントローラに振り分け、そのコ
ンピュータのビット数でデータ転送を行うようにしたの
で、ＩＥＥＥ−４８８規定に準拠して１回のハンドシェ
イクでコンピュータのバス長に応じたビソトデータを転
送することができ、データ転送効率の低下を抑えること
ができる。
Ｋよれば、コンピュータのパラレルデータのピット数に
応じ、そのデータパスを並列に複数ｏ ＩＥＥＥ−４８
８規定に準拠するバスコントローラに振り分け、そのコ
ンピュータのビット数でデータ転送を行うようにしたの
で、ＩＥＥＥ−４８８規定に準拠して１回のハンドシェ
イクでコンピュータのバス長に応じたビソトデータを転
送することができ、データ転送効率の低下を抑えること
ができる。
第１図はこの発明の一実施例を示し、パラレルバス制御
方法が適用されるＩＥＥＥ−ａｓｓインターフェイスの
概略的ブロック図、第２図は従来のＩ ＥＥＥ − ４
８８インターフェイスの概略的ブロック図である。 ２１・・・コンピュータ（１６ビット）、ｎ・・・アド
レスバス、羽・・・データパス、討・・・チノプセレク
ト信号線、５・・・第１のバスコントローラ、が・・・
第２のバスコントローラ、ｒ・・・第１のトランシーハ
、昂・・・第２のトランシーバ、墓・・・第３のトラン
シーバ、加・・・第４のトランシーバ、３１． ３３・
・・コントロールライン、３２． ３４・・・データラ
イン、謳，３６・・・Ｉ ＥＥＥ４８８データバス、３
７． ３８・・・ＩＥＥＥ−４８８コントロ ー ノレ
ノくス
方法が適用されるＩＥＥＥ−ａｓｓインターフェイスの
概略的ブロック図、第２図は従来のＩ ＥＥＥ − ４
８８インターフェイスの概略的ブロック図である。 ２１・・・コンピュータ（１６ビット）、ｎ・・・アド
レスバス、羽・・・データパス、討・・・チノプセレク
ト信号線、５・・・第１のバスコントローラ、が・・・
第２のバスコントローラ、ｒ・・・第１のトランシーハ
、昂・・・第２のトランシーバ、墓・・・第３のトラン
シーバ、加・・・第４のトランシーバ、３１． ３３・
・・コントロールライン、３２． ３４・・・データラ
イン、謳，３６・・・Ｉ ＥＥＥ４８８データバス、３
７． ３８・・・ＩＥＥＥ−４８８コントロ ー ノレ
ノくス
Claims (1)
- １６ビット以上のバス長を持つコンピュータシステム
と、このコンピュータシステムのバスに対して並列に接
続される複数のバスコントローラとを有し、前記バスの
うちデータバスを前記複数のバスコントローラに振り分
け、前記コンピュータシステムにて前記複数のバスコン
トローラを制御し、前記複数のバスコントローラにてデ
ータ転送を行うようにしたことを特徴とするパラレルバ
ス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28702888A JPH02132542A (ja) | 1988-11-14 | 1988-11-14 | パラレルバス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28702888A JPH02132542A (ja) | 1988-11-14 | 1988-11-14 | パラレルバス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02132542A true JPH02132542A (ja) | 1990-05-22 |
Family
ID=17712109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28702888A Pending JPH02132542A (ja) | 1988-11-14 | 1988-11-14 | パラレルバス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02132542A (ja) |
-
1988
- 1988-11-14 JP JP28702888A patent/JPH02132542A/ja active Pending
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