JPH0213121A - 集積回路 - Google Patents
集積回路Info
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- JPH0213121A JPH0213121A JP63163607A JP16360788A JPH0213121A JP H0213121 A JPH0213121 A JP H0213121A JP 63163607 A JP63163607 A JP 63163607A JP 16360788 A JP16360788 A JP 16360788A JP H0213121 A JPH0213121 A JP H0213121A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要〕
ＥＣＬからＴＴＬへのレベル変換回路を含む集積回路に
関し、 飽和領域において高速動作を実現すること、およびＴＴ
Ｌ回路の入力信号論理振幅を充分なものとすることを目
的とし、 エミッタ結合された少なくとも２つのトランジスタを有
するＥＣＬ回路と、該ＥＣＬ回路の１つのトランジスタ
のベースに基準電圧を印加する基準電圧印加手段と、該
ＥＣＬ回路の１つのトランジスタのベースにアノードが
接続され、コレクタにカソードが接続されたショットキ
ーバリアダイオードと、該Ｅ ＣＬ回路の１つのトラン
ジスタのコレクタ電位を受けて、ＴＴＬレベルの論理信
号を出、力するＴＴＬ回路とを、備えて構成している。
関し、 飽和領域において高速動作を実現すること、およびＴＴ
Ｌ回路の入力信号論理振幅を充分なものとすることを目
的とし、 エミッタ結合された少なくとも２つのトランジスタを有
するＥＣＬ回路と、該ＥＣＬ回路の１つのトランジスタ
のベースに基準電圧を印加する基準電圧印加手段と、該
ＥＣＬ回路の１つのトランジスタのベースにアノードが
接続され、コレクタにカソードが接続されたショットキ
ーバリアダイオードと、該Ｅ ＣＬ回路の１つのトラン
ジスタのコレクタ電位を受けて、ＴＴＬレベルの論理信
号を出、力するＴＴＬ回路とを、備えて構成している。
〔産業上の利用分野］
本発明は、レベル変換回路を含む集積回路に関し、特に
、ＥＣＬレベルの論理信号をＴＴＬレベルの論理信号に
変換するレベル変換回路を含む集積回路に関する。
、ＥＣＬレベルの論理信号をＴＴＬレベルの論理信号に
変換するレベル変換回路を含む集積回路に関する。
一般にデジタル回路では、汎用性をもたせる必要から、
いわゆる標準ロジック（Ｓｔａｎｄａｒｄ Ｌｏｇｉｃ
）が定められており、ＥＣＬ系、ＴＴＬ系、ＣＭＯ３系
などに分類される。これらの標準ロジックは例えば、Ｅ
ＣＬ系は信号伝達特性に優れている特長からＣＰＵ等の
高速演算などに用いられ、あるいは、ＴＴＬ系は雑音余
裕度を生かして誤動作のない各種論理回路を構成するた
めに広く用いられている。
いわゆる標準ロジック（Ｓｔａｎｄａｒｄ Ｌｏｇｉｃ
）が定められており、ＥＣＬ系、ＴＴＬ系、ＣＭＯ３系
などに分類される。これらの標準ロジックは例えば、Ｅ
ＣＬ系は信号伝達特性に優れている特長からＣＰＵ等の
高速演算などに用いられ、あるいは、ＴＴＬ系は雑音余
裕度を生かして誤動作のない各種論理回路を構成するた
めに広く用いられている。
また、これらの標準ロジックを混載したチップも作られ
ており、異なった論理レベルを持つ各々の標準ロジック
間（例えば、ＥＣＬ−＋ＴＴＬ）での信号伝達にレベル
変換回路は欠かせない。特に、ＥＣＬからＴＴＬへのレ
ベル変換では、ＥＣＬの高速性とＴＴＬの動作安定性と
を損なうことのないレベル変換回路が求められる。
ており、異なった論理レベルを持つ各々の標準ロジック
間（例えば、ＥＣＬ−＋ＴＴＬ）での信号伝達にレベル
変換回路は欠かせない。特に、ＥＣＬからＴＴＬへのレ
ベル変換では、ＥＣＬの高速性とＴＴＬの動作安定性と
を損なうことのないレベル変換回路が求められる。
［従来の技術〕
従来のＥＣＬ／ＴＴＬレベル変換回路としては、例えば
第４図のようなものがある。第４図において、レベル変
換回路１は、ＥＣＬ回路２およびＴＴ Ｌ回路３と、こ
れらＥＣＬ回路２とＴＴＬ回路３の間に設けられたレベ
ル設定回路４とを有している。レベル設定回路４は、定
電圧■１を発生する定電源部５を備えるとともに、ＥＣ
Ｌ回路２の出力論理のＬ“レベル側電位を設定する低電
位設定部６と、“ｌ ＨＩ″レベル側電位を設定する高
電位設定部７とを存している。一般に、高速エミッタ結
合ロジック（いわゆるＥＣＬ）では、一方のトランジス
タが導通状態のとき、このトランジスタは非飽和状態に
置かれ、高速動作が図られる。
第４図のようなものがある。第４図において、レベル変
換回路１は、ＥＣＬ回路２およびＴＴ Ｌ回路３と、こ
れらＥＣＬ回路２とＴＴＬ回路３の間に設けられたレベ
ル設定回路４とを有している。レベル設定回路４は、定
電圧■１を発生する定電源部５を備えるとともに、ＥＣ
Ｌ回路２の出力論理のＬ“レベル側電位を設定する低電
位設定部６と、“ｌ ＨＩ″レベル側電位を設定する高
電位設定部７とを存している。一般に、高速エミッタ結
合ロジック（いわゆるＥＣＬ）では、一方のトランジス
タが導通状態のとき、このトランジスタは非飽和状態に
置かれ、高速動作が図られる。
これは、ベース電位〈コレクタ電位の関係を常に保つこ
とにより達成される。なお、Ｔ２はトランジスタ、Ｉ
ＣＮ５Ｔは定電流源である。
とにより達成される。なお、Ｔ２はトランジスタ、Ｉ
ＣＮ５Ｔは定電流源である。
第５図はＥＣＬ回路２の出力信号Ｓ。、ｃＬのレベル図
である。第５図において、入力信号ＳＩＮが“ト■゛′
レベルの期間（イ）では、５ＯＥＣＬのレベルは、高
電位設定部７で設定された電位Ｖｏ （Ｖ。
である。第５図において、入力信号ＳＩＮが“ト■゛′
レベルの期間（イ）では、５ＯＥＣＬのレベルは、高
電位設定部７で設定された電位Ｖｏ （Ｖ。
＝Ｖｃｃ Ｖｚ ）にあり、また、入力信号ＳＩＮが
１１ Ｌ １１レベルの期間（ロ）では、ＳｏえＣＬの
レベルは、低電位設定部６で設定された電位ＶＬ （
ＶＬ−ＧＮＤ＋Ｖ、）にある。そして、これらの期間（
イ）（ロ）を通じてＴ＋ のベースコレクタ間は逆バイ
アスに保たれる。今、仮に、低電位設定部６を回路から
取り除いたとすると、期間（ロ）におけるＳ。。。のレ
ベルは、Ｖ％ となり、このＶ、′は、■。、から、Ｏ
Ｎ状態にあるＥＣＬ回路２のトランジスタＴ１に流れる
コレクタ電流Ｉｃによって負荷抵抗Ｒに生じた電圧降下
分１ｃＲを引いた電位となる。すなわち、ｖ、 ’ −
ＶＣＣＩ ＣＲｏこのため、ＩｃＲ分が大きい場合には
、Ｔ。
１１ Ｌ １１レベルの期間（ロ）では、ＳｏえＣＬの
レベルは、低電位設定部６で設定された電位ＶＬ （
ＶＬ−ＧＮＤ＋Ｖ、）にある。そして、これらの期間（
イ）（ロ）を通じてＴ＋ のベースコレクタ間は逆バイ
アスに保たれる。今、仮に、低電位設定部６を回路から
取り除いたとすると、期間（ロ）におけるＳ。。。のレ
ベルは、Ｖ％ となり、このＶ、′は、■。、から、Ｏ
Ｎ状態にあるＥＣＬ回路２のトランジスタＴ１に流れる
コレクタ電流Ｉｃによって負荷抵抗Ｒに生じた電圧降下
分１ｃＲを引いた電位となる。すなわち、ｖ、 ’ −
ＶＣＣＩ ＣＲｏこのため、ＩｃＲ分が大きい場合には
、Ｔ。
のコレクタ電位がベース電位（■、）を下回る（すなわ
ち、順バイアス）恐れがあり、この場合、Ｔ、は飽和動
作になって高速化の妨げになるが、従来のものでは、低
電位設定部６を用いてｖＬをＶ、以下にならないように
して制限しているので、非飽和動作を保つことができ、
高速化は妨げられない。
ち、順バイアス）恐れがあり、この場合、Ｔ、は飽和動
作になって高速化の妨げになるが、従来のものでは、低
電位設定部６を用いてｖＬをＶ、以下にならないように
して制限しているので、非飽和動作を保つことができ、
高速化は妨げられない。
（発明が解決しようとする課題〕
しかしながら、このような従来のレベル変換回路にあっ
ては、定電源部５および低電位設定部６の各々で作られ
たＶ、 、Ｖ、の関係によってＥＣＬ回路の非飽和動作
を維持し、これにより、高速化を図る構成となっていた
ため、例えば■、がノイズ等によって上昇変化すると容
易に飽和動作に移行してしまい、また、■、が同じくノ
イズ等によって下降変化しても飽和動作に移行してしま
う。
ては、定電源部５および低電位設定部６の各々で作られ
たＶ、 、Ｖ、の関係によってＥＣＬ回路の非飽和動作
を維持し、これにより、高速化を図る構成となっていた
ため、例えば■、がノイズ等によって上昇変化すると容
易に飽和動作に移行してしまい、また、■、が同じくノ
イズ等によって下降変化しても飽和動作に移行してしま
う。
すなわち、定電源部５および低電位設定部６といった個
別のもので作られたＶ、、Ｖ、の関係を適正に維持する
ことは一般に困難であり、回路動作の安定化といった面
で問題があった。
別のもので作られたＶ、、Ｖ、の関係を適正に維持する
ことは一般に困難であり、回路動作の安定化といった面
で問題があった。
また、上記問題に対処して、Ｖ、 、Ｖ、間の電位差・
を予め広くとることも考えられるが、このようにすると
、ＴＴＬ回路３の入力信号論理振幅が小さくなり、ＴＴ
Ｌ回路３側のノイズマージンが減少するので好ましくな
い。
を予め広くとることも考えられるが、このようにすると
、ＴＴＬ回路３の入力信号論理振幅が小さくなり、ＴＴ
Ｌ回路３側のノイズマージンが減少するので好ましくな
い。
そこで、本発明は、飽和領域においても高速動作が実現
できるようにし、ならびにＴＴＬ回路の入力信号論理振
幅を充分なものとすることを目的としている。
できるようにし、ならびにＴＴＬ回路の入力信号論理振
幅を充分なものとすることを目的としている。
本発明では、上記目的を達成するために、エミッタ結合
された少なくとも２つのトランジスタを有するＥＣＬ回
路と、該ＥＣＬ回路の１つのトランジスタのベースに基
準電圧を印加する基準電圧印加手段と、該Ｅ ＣＬ回路
の１つのトランジスタのベースにアノードが接続され、
コレクタにカソードが接続されたショットキーバリアダ
イオードと、該ＥＣＬ回路の１つのトランジスタのコレ
クタ電位を受けて、ＴＴＬレベルの論理信号を出力する
ＴＴＬ回路とを、備えて構成している。
された少なくとも２つのトランジスタを有するＥＣＬ回
路と、該ＥＣＬ回路の１つのトランジスタのベースに基
準電圧を印加する基準電圧印加手段と、該Ｅ ＣＬ回路
の１つのトランジスタのベースにアノードが接続され、
コレクタにカソードが接続されたショットキーバリアダ
イオードと、該ＥＣＬ回路の１つのトランジスタのコレ
クタ電位を受けて、ＴＴＬレベルの論理信号を出力する
ＴＴＬ回路とを、備えて構成している。
本発明では、ＥＣＬ回路の１つのトランジスタが導通す
るに際し、そのトランジスタのコレクタ電位が低下して
ベース電位よりも下回り、飽和動作に移行すると、速や
かにショットキーバリアダイオードを介してベース側か
らコレクタ側へと電流が流れる。したがって、飽和動作
時において、前記１つのトランジスタのベース−コレク
タダイオードに電流が流れず、少数キャリアの蓄積がな
されない。その結果、１つのトランジスタの回復時間は
長びくことなく、飽和動作においても高速動作が実現さ
れる。
るに際し、そのトランジスタのコレクタ電位が低下して
ベース電位よりも下回り、飽和動作に移行すると、速や
かにショットキーバリアダイオードを介してベース側か
らコレクタ側へと電流が流れる。したがって、飽和動作
時において、前記１つのトランジスタのベース−コレク
タダイオードに電流が流れず、少数キャリアの蓄積がな
されない。その結果、１つのトランジスタの回復時間は
長びくことなく、飽和動作においても高速動作が実現さ
れる。
このため、ＥＣＬ回路の負荷抵抗の選定にあたっては、
出力信号の振幅を主に考慮すればよく、ＴＴＬ回路の入
力信号の論理振幅を充分なものとすることができる。
出力信号の振幅を主に考慮すればよく、ＴＴＬ回路の入
力信号の論理振幅を充分なものとすることができる。
以下、本発明を図面に基づいて説明する。
第１図は本発明の基本的なブロック図である。
第１図において、１０はトランジスタＴ、、、Ｔ、、、
定電流源１１、負荷抵抗ＲＩＯを有するＥＣＬ回路であ
り、１２は”Ｉ”目のコレクタに接続されたＴＴＬ回路
である。また、１３はＴ１１のベースに基準電圧Ｖ１１
ＥＦを印加する基準電圧印加手段であり、１４はＴ口の
ベースにアノードＡが、コレクタにカソードＫが接続さ
れたショットキーバリアダイオードである。なお、ＳＩ
ＮはＥＣＬレベルの入力信号、５ＯＥＣＬはＥＣＬ回路
１０の出力信号、Ｓ ０ＴＴＬはＴＴＬ回路１２の出力
信号、Ｖ ＳＩＯはショットキーバリアダイオード１４
の順方向電圧、ＶＣＣは定電源であるこのような構成に
おいて、Ｔ１゜、Ｔ、は、ＳＩＮとＶ ＲＥＦとのレベ
ル関係に応じて一方が導通するＴ１゜の導通時、Ｔ、は
非導通であり、Ｔ、のコレクタ電圧、すなわち、Ｓ ０
ＥＣＬはほぼＶＣＣの“Ｈ゛レベルある。以下、この″
Ｈ”ルベルをＳ Ｏ区ＣＬＩＩ ＨＩＩという。一方、
Ｔ、１が導通すると、Ｓ ０ＥＣＬは（ＶＩＩＥＦ
Ｖｓｍａ ）でクランプされ、この電位が“′Ｌ′ルベ
ルになる。以下、このＬ°”レベルをＳ。ｃｔ ＩＩ
（、１１という。今、（ＳＯＥＣＬ ”Ｌ” ＞ＶＲＥ
Ｆ ）の場合を仮定する。この場合、Ｔｌｌのベース−
コレクタダイオードは逆バイアスとなり、Ｔ目は非飽和
領域で動作して高速動作、の面で望ましいが、反面、Ｓ
０ＥＣＬ ” Ｌ ”とＳ。ＥＣＬ”Ｈ”のレベル差
で表される論理振幅が小さく、ＴＴＬ回路１２側から見
たノイズマージンが充分なものとならない。そこで、本
実施例では、Ｓ ０ＥＣＬ°“Ｌｏ”ヲ（ＶＲＥＦ
ｖ、。）としている。すなわち、導通時のＴ、のベース
−コレクタダイオードはショットキーバリアダイオード
１４のｖ ５ｌｌｏで順バイアスされ、飽和領域で動作
するようにしている。
定電流源１１、負荷抵抗ＲＩＯを有するＥＣＬ回路であ
り、１２は”Ｉ”目のコレクタに接続されたＴＴＬ回路
である。また、１３はＴ１１のベースに基準電圧Ｖ１１
ＥＦを印加する基準電圧印加手段であり、１４はＴ口の
ベースにアノードＡが、コレクタにカソードＫが接続さ
れたショットキーバリアダイオードである。なお、ＳＩ
ＮはＥＣＬレベルの入力信号、５ＯＥＣＬはＥＣＬ回路
１０の出力信号、Ｓ ０ＴＴＬはＴＴＬ回路１２の出力
信号、Ｖ ＳＩＯはショットキーバリアダイオード１４
の順方向電圧、ＶＣＣは定電源であるこのような構成に
おいて、Ｔ１゜、Ｔ、は、ＳＩＮとＶ ＲＥＦとのレベ
ル関係に応じて一方が導通するＴ１゜の導通時、Ｔ、は
非導通であり、Ｔ、のコレクタ電圧、すなわち、Ｓ ０
ＥＣＬはほぼＶＣＣの“Ｈ゛レベルある。以下、この″
Ｈ”ルベルをＳ Ｏ区ＣＬＩＩ ＨＩＩという。一方、
Ｔ、１が導通すると、Ｓ ０ＥＣＬは（ＶＩＩＥＦ
Ｖｓｍａ ）でクランプされ、この電位が“′Ｌ′ルベ
ルになる。以下、このＬ°”レベルをＳ。ｃｔ ＩＩ
（、１１という。今、（ＳＯＥＣＬ ”Ｌ” ＞ＶＲＥ
Ｆ ）の場合を仮定する。この場合、Ｔｌｌのベース−
コレクタダイオードは逆バイアスとなり、Ｔ目は非飽和
領域で動作して高速動作、の面で望ましいが、反面、Ｓ
０ＥＣＬ ” Ｌ ”とＳ。ＥＣＬ”Ｈ”のレベル差
で表される論理振幅が小さく、ＴＴＬ回路１２側から見
たノイズマージンが充分なものとならない。そこで、本
実施例では、Ｓ ０ＥＣＬ°“Ｌｏ”ヲ（ＶＲＥＦ
ｖ、。）としている。すなわち、導通時のＴ、のベース
−コレクタダイオードはショットキーバリアダイオード
１４のｖ ５ｌｌｏで順バイアスされ、飽和領域で動作
するようにしている。
ここで、ショットキーバリアダイオード（ＳＢＤ）は、
低濃度にドープされたＮ型シリコンに金属層をかぶせた
構造で、Ｎ型シリコンから注入された電子は、金属層内
で多数キャリアとなり、再結合が起きない特長を持って
いる。このためＳＢＤは高速に０Ｎ１０ＦＦ動作し、ま
た、順方向の電圧降下を低く抑えることができる。した
がって、ショットキーバリアダイオード１４をベースコ
レクタ間・に接続したＴ、１は、その導通時において、
ベース−コレクタダイオードに流れるべき順方向電流が
、ショットキーバリアダイオード１４を介して流れるこ
ととなり、もはや、Ｔｌｌのベース領域やコレクタ領域
には少数キャリアの蓄積がなされない。すなわち、Ｓ
０ＥＣＬ“Ｌ゛″＜ＶＲＥＦに設定してＴ１１を飽和領
域で動作させても、少数キャリアが蓄積されないから、
高速動作が阻害されることはない。その結果、ｓ ｏＥ
Ｃ，ＩＩ ｔ、 ＩＩとｓ 。Ｅ、Ｌ＋＋ Ｈ１１の間
に更に■、。分のマージンを設けることができ、充分な
論理振幅とすることができる。なお、このような構成に
よれば、Ｖ ＲｔＦおよび■、ＩＩＩ、は共に、グラン
ド側電位を共通にして作られ、仮に、この電位にノイズ
等が乗ったとしても、Ｖ ＲＥＦおよびＶ ５ＩＩＤは
同方向、同一量の変化傾向を示すので、回路動作に対し
影響を与えない。
低濃度にドープされたＮ型シリコンに金属層をかぶせた
構造で、Ｎ型シリコンから注入された電子は、金属層内
で多数キャリアとなり、再結合が起きない特長を持って
いる。このためＳＢＤは高速に０Ｎ１０ＦＦ動作し、ま
た、順方向の電圧降下を低く抑えることができる。した
がって、ショットキーバリアダイオード１４をベースコ
レクタ間・に接続したＴ、１は、その導通時において、
ベース−コレクタダイオードに流れるべき順方向電流が
、ショットキーバリアダイオード１４を介して流れるこ
ととなり、もはや、Ｔｌｌのベース領域やコレクタ領域
には少数キャリアの蓄積がなされない。すなわち、Ｓ
０ＥＣＬ“Ｌ゛″＜ＶＲＥＦに設定してＴ１１を飽和領
域で動作させても、少数キャリアが蓄積されないから、
高速動作が阻害されることはない。その結果、ｓ ｏＥ
Ｃ，ＩＩ ｔ、 ＩＩとｓ 。Ｅ、Ｌ＋＋ Ｈ１１の間
に更に■、。分のマージンを設けることができ、充分な
論理振幅とすることができる。なお、このような構成に
よれば、Ｖ ＲｔＦおよび■、ＩＩＩ、は共に、グラン
ド側電位を共通にして作られ、仮に、この電位にノイズ
等が乗ったとしても、Ｖ ＲＥＦおよびＶ ５ＩＩＤは
同方向、同一量の変化傾向を示すので、回路動作に対し
影響を与えない。
第一し次側ｕｌ
第２図において、２０はＥＣＬ回路、２８はＴＴＬ回路
である。ＥＣＬ回路２０は、エミッタ結合された複数の
ＯＲ構成トランジスタＴ２゜１〜Ｔ２゜７および出力側
ｌ・ランジスタＴ’ｚ＋と、これらＴ２゜３〜Ｔ２゜ｎ
、’Ｔ”ｚ＋の定電流源２１と、’ｒ”ｚ＋の負荷抵
抗Ｒ２ｏと、を備え、ＴＲＩのベースとグランドＧＮＤ
間には、ショットキーバリアダイオード２２および２つ
のＰＮダイオード２３．２４を直列接続したグイオート
群２５が設けられている。ダイオード群２５には■ｃＣ
に接続されたバイアス抵抗Ｒ２＋を介してバイアス電流
が供給されており、一定の基準電圧■１、を発生してＴ
２１のベースに印加している。したがって、ダイオード
群２５は基準電圧印加手段として機能する。また、Ｔ２
１のベースとコレクタの間には、ショットキーバリアダ
イオード２６が接続され、ショットキーバリアダイオー
ド２６のアノードＡはＴ２１のベースに、カソードには
Ｔ２、のコレクタに各々接続されている。すなわち、Ｔ
ＲＩのベース−コレクタダイオードの順方向と、ショッ
トキーバリアダイオード２６の順方向は同一方向である
。
である。ＥＣＬ回路２０は、エミッタ結合された複数の
ＯＲ構成トランジスタＴ２゜１〜Ｔ２゜７および出力側
ｌ・ランジスタＴ’ｚ＋と、これらＴ２゜３〜Ｔ２゜ｎ
、’Ｔ”ｚ＋の定電流源２１と、’ｒ”ｚ＋の負荷抵
抗Ｒ２ｏと、を備え、ＴＲＩのベースとグランドＧＮＤ
間には、ショットキーバリアダイオード２２および２つ
のＰＮダイオード２３．２４を直列接続したグイオート
群２５が設けられている。ダイオード群２５には■ｃＣ
に接続されたバイアス抵抗Ｒ２＋を介してバイアス電流
が供給されており、一定の基準電圧■１、を発生してＴ
２１のベースに印加している。したがって、ダイオード
群２５は基準電圧印加手段として機能する。また、Ｔ２
１のベースとコレクタの間には、ショットキーバリアダ
イオード２６が接続され、ショットキーバリアダイオー
ド２６のアノードＡはＴ２１のベースに、カソードには
Ｔ２、のコレクタに各々接続されている。すなわち、Ｔ
ＲＩのベース−コレクタダイオードの順方向と、ショッ
トキーバリアダイオード２６の順方向は同一方向である
。
一方、ＴＴＬｕ路２８は、４つのショットキーバリアダ
イオード付トランジスタＴＺ２〜Ｔ２．と、４つの抵抗
Ｒｚ□〜ＲＺＳと、１つのショットキーバリアダイオー
ド２７とを含んで構成され、Ｔ２□〜Ｔ２４のベース−
エミッタダイオード３段分に相当する順方向電圧で、入
力側論理レベルの高レベルクランプを行っている。なお
、Ｓ Ｉ）Ｉｌｌ −Ｓ ｌＮ１１は入力（３号である
。
イオード付トランジスタＴＺ２〜Ｔ２．と、４つの抵抗
Ｒｚ□〜ＲＺＳと、１つのショットキーバリアダイオー
ド２７とを含んで構成され、Ｔ２□〜Ｔ２４のベース−
エミッタダイオード３段分に相当する順方向電圧で、入
力側論理レベルの高レベルクランプを行っている。なお
、Ｓ Ｉ）Ｉｌｌ −Ｓ ｌＮ１１は入力（３号である
。
このような構成において、Ｓ ＋ｓｍ −３１８１１が
何れか１つでも■□、を越える大きさで入力すると、Ｓ
ＱＥＣＬ ” Ｈ”は、ＴＴＬ回路２８のＴ ｚ ｚ
〜Ｔ ｔ ４３段分で高レベルクランプされる。また
、Ｓ ＋ Ｍｍ ”” ５１１１ｎの全てがＶ ＲＥＦ
以下であれば、Ｓ ０ＥＣＬ ” Ｌ ”は■Ｒや、よ
りもショットキーバリアダイオード２６の順方向電圧分
低いレベルとなり、Ｔｚｌは飽和領域で動作するが、こ
のとき、ショットキーバリアダイオード２６を介してＴ
ＺＩのベース側からコレクタ側に電流が流れるので、Ｔ
ＲＩ内に少数キャリアが蓄積されることはない。したが
って、飽和動作をしているにも拘らず、高速動作は阻害
されない。
何れか１つでも■□、を越える大きさで入力すると、Ｓ
ＱＥＣＬ ” Ｈ”は、ＴＴＬ回路２８のＴ ｚ ｚ
〜Ｔ ｔ ４３段分で高レベルクランプされる。また
、Ｓ ＋ Ｍｍ ”” ５１１１ｎの全てがＶ ＲＥＦ
以下であれば、Ｓ ０ＥＣＬ ” Ｌ ”は■Ｒや、よ
りもショットキーバリアダイオード２６の順方向電圧分
低いレベルとなり、Ｔｚｌは飽和領域で動作するが、こ
のとき、ショットキーバリアダイオード２６を介してＴ
ＺＩのベース側からコレクタ側に電流が流れるので、Ｔ
ＲＩ内に少数キャリアが蓄積されることはない。したが
って、飽和動作をしているにも拘らず、高速動作は阻害
されない。
また、ＴＲＩを飽和領域で動作させることができること
から、このＴ２Ｉの負荷抵抗Ｒ１Ｏの選定にあたっては
、ＳＯＥ。、の論理振幅を主に考慮すればよく、充分な
論理振幅とすることができる。なお、このようにして決
定されたＳ。！ｃ、の論理振幅は、３ ｏＥＣＬＩ＋
Ｈ＋＋および３ 、、ｃＬｌｌ Ｌ ＋＋で制限される
。
から、このＴ２Ｉの負荷抵抗Ｒ１Ｏの選定にあたっては
、ＳＯＥ。、の論理振幅を主に考慮すればよく、充分な
論理振幅とすることができる。なお、このようにして決
定されたＳ。！ｃ、の論理振幅は、３ ｏＥＣＬＩ＋
Ｈ＋＋および３ 、、ｃＬｌｌ Ｌ ＋＋で制限される
。
ＩＩ工嵐附
本実施例はＴＴＬ回路側に高レベルクランプ機能がない
場合の適用例である。なお、第１実施例と同一のものに
は同一の番号を付す。第３図において、３０はＴＴＬ回
路であり、ＴＴＬ回路３０は、４つのショットキーバリ
アダイオード付トランジスタＴＺ＆〜ＴＺ９と、４つの
抵抗ＲＺ６〜Ｒ２Ｂと、１つのショットキーバリアダイ
オード３１と、を含んで構成されているが、高レベルク
ランプの機能は有していない。この場合、ＥＣＬ回路２
０のショク１−キーバリアダイオード２６と並列に逆方
向のＰＮダイオード３２を挿入すればよい。なお、ダイ
オード群２５の構成を２つのＰＮダイオード２３．２４
としているが、第２図と同様にショットキーバリアダイ
オード２２を加えてもよい。
場合の適用例である。なお、第１実施例と同一のものに
は同一の番号を付す。第３図において、３０はＴＴＬ回
路であり、ＴＴＬ回路３０は、４つのショットキーバリ
アダイオード付トランジスタＴＺ＆〜ＴＺ９と、４つの
抵抗ＲＺ６〜Ｒ２Ｂと、１つのショットキーバリアダイ
オード３１と、を含んで構成されているが、高レベルク
ランプの機能は有していない。この場合、ＥＣＬ回路２
０のショク１−キーバリアダイオード２６と並列に逆方
向のＰＮダイオード３２を挿入すればよい。なお、ダイ
オード群２５の構成を２つのＰＮダイオード２３．２４
としているが、第２図と同様にショットキーバリアダイ
オード２２を加えてもよい。
このような構成によれば、第１実施例と同様な作用効果
が得られるとともに、Ｓ ０ＩＣＬ“Ｈ”のレベル、は
ＰＮダイオード２３．２４およびＰＮダイオード３２の
順方向電圧３段分に相当する電位でクランプされる。
が得られるとともに、Ｓ ０ＩＣＬ“Ｈ”のレベル、は
ＰＮダイオード２３．２４およびＰＮダイオード３２の
順方向電圧３段分に相当する電位でクランプされる。
本発明によれば、ＥＣＬ回路の１つのトランジスタのベ
ース−コレクタ間に、ベース−コレクタダイオードと同
方向でショットキーバリアダイオードを接続しているの
で、飽和動作中の少数キャリア蓄積を回避することがで
き、飽和動作に拘らず、高速動作を実現することができ
る。
ース−コレクタ間に、ベース−コレクタダイオードと同
方向でショットキーバリアダイオードを接続しているの
で、飽和動作中の少数キャリア蓄積を回避することがで
き、飽和動作に拘らず、高速動作を実現することができ
る。
したがって、ＥＣＬ回路の負荷抵抗の選定にあたっては
、出力信号の振幅を主に考慮すればよく、ＴＴＬ回路の
入力信号論理振幅を充分なものとすることができる。
、出力信号の振幅を主に考慮すればよく、ＴＴＬ回路の
入力信号論理振幅を充分なものとすることができる。
第１図は本発明の基本的なブロック図、第２図は本発明
に係る集積回路の第１実施例を示すその回路図、 第３図は本発明に係る集積回路の第２実施例を示すその
回路図、 第４．５図は従来例を示す図であり、 第４図はその概略構成図、 第５図はその信号レベル図である。 １０．２０・・・・・・ＥＣＬ回路、 １３・・・・・・基準電圧印加手段、 ２５・・・・・・ダイオード群（基準電圧印加手段）、
１４．２６・・・・・・ショットキーバリアダイオード
、１２．２８．３０・・・・・・ＴＴＬ回路。 本発明の基本的なブロック図 第 図 １： レベル変劇倉凪ｌ谷 従来例を示すその概略構成図 第 図
に係る集積回路の第１実施例を示すその回路図、 第３図は本発明に係る集積回路の第２実施例を示すその
回路図、 第４．５図は従来例を示す図であり、 第４図はその概略構成図、 第５図はその信号レベル図である。 １０．２０・・・・・・ＥＣＬ回路、 １３・・・・・・基準電圧印加手段、 ２５・・・・・・ダイオード群（基準電圧印加手段）、
１４．２６・・・・・・ショットキーバリアダイオード
、１２．２８．３０・・・・・・ＴＴＬ回路。 本発明の基本的なブロック図 第 図 １： レベル変劇倉凪ｌ谷 従来例を示すその概略構成図 第 図
Claims (1)
- 【特許請求の範囲】 エミッタ結合された少なくとも２つのトランジスタを有
するＥＣＬ回路と、 該ＥＣＬ回路の１つのトランジスタのベースに基準電圧
を印加する基準電圧印加手段と、該ＥＣＬ回路の１つの
トランジスタのベースにアノードが接続され、コレクタ
にカソードが接続されたショットキーバリアダイオード
と、 該ＥＣＬ回路の１つのトランジスタのコレクタ電位を受
けて、ＴＴＬレベルの論理信号を出力するＴＴＬ回路と
、 を備えたことを特徴とする集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163607A JPH0213121A (ja) | 1988-06-30 | 1988-06-30 | 集積回路 |
| EP89111186A EP0349824A3 (en) | 1988-06-30 | 1989-06-20 | Integrated circuit having level converting circuit |
| KR1019890009104A KR900000903A (ko) | 1988-06-30 | 1989-06-29 | 레벨 변환회로를 갖는 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163607A JPH0213121A (ja) | 1988-06-30 | 1988-06-30 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0213121A true JPH0213121A (ja) | 1990-01-17 |
Family
ID=15777146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63163607A Pending JPH0213121A (ja) | 1988-06-30 | 1988-06-30 | 集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0349824A3 (ja) |
| JP (1) | JPH0213121A (ja) |
| KR (1) | KR900000903A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3522446A (en) * | 1967-08-31 | 1970-08-04 | Tokyo Shibaura Electric Co | Current switching logic circuit |
| US3974402A (en) * | 1975-03-26 | 1976-08-10 | Honeywell Information Systems, Inc. | Logic level translator |
| DE2723386C3 (de) * | 1976-06-01 | 1981-08-13 | Motorola, Inc., 60196 Schaumburg, Ill. | Logik Schaltungsanordnung |
| JPS6028414B2 (ja) * | 1977-09-09 | 1985-07-04 | 株式会社日立製作所 | 半導体論理回路 |
-
1988
- 1988-06-30 JP JP63163607A patent/JPH0213121A/ja active Pending
-
1989
- 1989-06-20 EP EP89111186A patent/EP0349824A3/en not_active Withdrawn
- 1989-06-29 KR KR1019890009104A patent/KR900000903A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0349824A2 (en) | 1990-01-10 |
| KR900000903A (ko) | 1990-01-31 |
| EP0349824A3 (en) | 1990-07-25 |
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