JPH02126723A - アナログデジタル変換器のオフセットキャンセル回路 - Google Patents
アナログデジタル変換器のオフセットキャンセル回路Info
- Publication number
- JPH02126723A JPH02126723A JP27940788A JP27940788A JPH02126723A JP H02126723 A JPH02126723 A JP H02126723A JP 27940788 A JP27940788 A JP 27940788A JP 27940788 A JP27940788 A JP 27940788A JP H02126723 A JPH02126723 A JP H02126723A
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- Japan
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- analog
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- adc
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- Pending
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- 230000000737 periodic effect Effects 0.000 claims description 4
- 101710096655 Probable acetoacetate decarboxylase 1 Proteins 0.000 abstract 4
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- IFLVGRRVGPXYON-UHFFFAOYSA-N adci Chemical compound C12=CC=CC=C2C2(C(=O)N)C3=CC=CC=C3CC1N2 IFLVGRRVGPXYON-UHFFFAOYSA-N 0.000 description 4
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Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アナログデジタル変換器等によって発生する
、オフセットを除去（キャンセル）する回路に関し、特
に正負対称な周期波形に対してのオフセットキャンセル
回路に関する。
、オフセットを除去（キャンセル）する回路に関し、特
に正負対称な周期波形に対してのオフセットキャンセル
回路に関する。
［従来の技術］
第２−は従来のオフセットキャンセル回路の構成を示す
ブロック図である。従来、この種のオフセットキャンセ
ル回路は、アナログ信号とゼロ信号とをアナログスイッ
チ１１で切り替え、アナログデジタル変換器（ＡＤＣ）
８でデジタル信号に変換している。アナログスイッチ１
１がゼロ信号入力端子１５と接続する時（アースの時）
、スイッチ１２はオフセットレジスタ接続端子１７と接
続（オフセットレジスタ９と接続の時）し、ゼロ信号が
ＡＤＣ８に入力される。ＡＤＣ８の出力は、ＡＤＣのオ
フセット量であり、オフセットレジスタ９にオフセット
量が保持される。一方、アナログスイッチ１１をアナロ
グ信号入力端子１４に接続する時（アナログ信号入力）
、スイッチ１２は加算器接続端子１６と接続し、アナロ
グ信号は、ＡＤＣ８に入力される。ＡＤＣ８の出力は、
ＡＤＣ８のオフセット量を含んだデジタル信号となって
いる為、先にオフセットレジスタ９に保持されたオフセ
ット量を減算する事で、ＡＤＣ８によるオフセットをキ
ャンセルし、オフセットによる誤差を防止していた。な
お、１０は加算器である為、オフセットレジスタ９と加
算器１０との間にインバータ１３が挿入されている。
ブロック図である。従来、この種のオフセットキャンセ
ル回路は、アナログ信号とゼロ信号とをアナログスイッ
チ１１で切り替え、アナログデジタル変換器（ＡＤＣ）
８でデジタル信号に変換している。アナログスイッチ１
１がゼロ信号入力端子１５と接続する時（アースの時）
、スイッチ１２はオフセットレジスタ接続端子１７と接
続（オフセットレジスタ９と接続の時）し、ゼロ信号が
ＡＤＣ８に入力される。ＡＤＣ８の出力は、ＡＤＣのオ
フセット量であり、オフセットレジスタ９にオフセット
量が保持される。一方、アナログスイッチ１１をアナロ
グ信号入力端子１４に接続する時（アナログ信号入力）
、スイッチ１２は加算器接続端子１６と接続し、アナロ
グ信号は、ＡＤＣ８に入力される。ＡＤＣ８の出力は、
ＡＤＣ８のオフセット量を含んだデジタル信号となって
いる為、先にオフセットレジスタ９に保持されたオフセ
ット量を減算する事で、ＡＤＣ８によるオフセットをキ
ャンセルし、オフセットによる誤差を防止していた。な
お、１０は加算器である為、オフセットレジスタ９と加
算器１０との間にインバータ１３が挿入されている。
【発明が解決しようとする課題］
上述した従来のオフセットキャンセル回路は、オフセッ
ト量を測定（保持）する為に、アナログ信号ッを必要と
し、又オフセット量を測定する為の期間が必要となって
いる。従って、オフセット量の測定の間、正規の信号を
取り扱う事が出来ず、又、ダイナミックなオフセット量
を除去することが出来ないという欠点がある。
ト量を測定（保持）する為に、アナログ信号ッを必要と
し、又オフセット量を測定する為の期間が必要となって
いる。従って、オフセット量の測定の間、正規の信号を
取り扱う事が出来ず、又、ダイナミックなオフセット量
を除去することが出来ないという欠点がある。
［課題を解決するための手段］
本発明によるアナログデジタル変換器のオフセットキャ
ンセル回路は、正負対称な周期波形をもつアナログ信号
をデジタル信号に変換するアナログデジタル変換器のオ
フセットをキャンセルする回路に於いて、 前記デジタル信号のノイズを除去し、ろ波された信号を
出力する低域通過フィルタ（Ｌ Ｐ Ｆ）と、前記ろ波
された信号の一周期当りの最大値を検出し、検出された
最大値を出力する第１の検出手段と、 前記ろ波された信号の一周期当りの最小値を検出し、検
出された最小値を出力する第２の検出手段と、 前記検出された最大値と前記検出された最小値との和を
２で割った値を求め、該値をオフセット量として出力す
るオフセット量出力手段と、前記デジタル信号から前記
オフセット量を減算し、オフセットのキャンセルされた
デジタル信号を出力する減算手段とを有することを特徴
とする。
ンセル回路は、正負対称な周期波形をもつアナログ信号
をデジタル信号に変換するアナログデジタル変換器のオ
フセットをキャンセルする回路に於いて、 前記デジタル信号のノイズを除去し、ろ波された信号を
出力する低域通過フィルタ（Ｌ Ｐ Ｆ）と、前記ろ波
された信号の一周期当りの最大値を検出し、検出された
最大値を出力する第１の検出手段と、 前記ろ波された信号の一周期当りの最小値を検出し、検
出された最小値を出力する第２の検出手段と、 前記検出された最大値と前記検出された最小値との和を
２で割った値を求め、該値をオフセット量として出力す
るオフセット量出力手段と、前記デジタル信号から前記
オフセット量を減算し、オフセットのキャンセルされた
デジタル信号を出力する減算手段とを有することを特徴
とする。
［作用］
本発明のオフセットキャンセル回路は、アナログデジタ
ル変換器によりデジタル化された信号のノイズをＬＰＦ
に通す事で除去し、その信号の一周期当りの最大値と最
小値を検出する。その信号の和の１／２はオフセット量
であり、アナログデジタル変換されたデジタル信号から
減算する事で、アナログデジタル変換器によるオフセッ
トを除去する。
ル変換器によりデジタル化された信号のノイズをＬＰＦ
に通す事で除去し、その信号の一周期当りの最大値と最
小値を検出する。その信号の和の１／２はオフセット量
であり、アナログデジタル変換されたデジタル信号から
減算する事で、アナログデジタル変換器によるオフセッ
トを除去する。
Ｃ実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例によるオフセットキャンセル
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
アナログデジタル変換器（ＡＤＣ）１への入力信号は正
負対称の周期波形をもつアナログ信号であり、このアナ
ログ信号は、ＡＤＣＩによりデジタル信号に変換される
。この変換されたデジタル信号は、ＬＰＦ２を通す事で
ノイズが除去される。
負対称の周期波形をもつアナログ信号であり、このアナ
ログ信号は、ＡＤＣＩによりデジタル信号に変換される
。この変換されたデジタル信号は、ＬＰＦ２を通す事で
ノイズが除去される。
ＬＰＦ２の出力であるろ波された信号は、その信号の最
大値を出力する最大値ピークホルダー３と、その信号の
最小値を出力する最小値ピークホルダー４へ送られる。
大値を出力する最大値ピークホルダー３と、その信号の
最小値を出力する最小値ピークホルダー４へ送られる。
最大値ピークホルダー３では、−周期における最大値を
、最小値ピークホルダー４では、−周期における最小値
をそれぞれ検出する。これらピークホルダー３及び４は
、−周期ごとにリセットされる。
、最小値ピークホルダー４では、−周期における最小値
をそれぞれ検出する。これらピークホルダー３及び４は
、−周期ごとにリセットされる。
それぞれのピークホルダー３及び４で検出された値は加
算器５で加算される。この加算器５で加算された値は、
最大値ピークホルダー３と最小値ピークホルダー４のそ
れぞれで検出された値が、ＡＤＣＩによるオフセット量
を含んでいる為、実際のオフセット量の２倍の値を示し
ている。
算器５で加算される。この加算器５で加算された値は、
最大値ピークホルダー３と最小値ピークホルダー４のそ
れぞれで検出された値が、ＡＤＣＩによるオフセット量
を含んでいる為、実際のオフセット量の２倍の値を示し
ている。
そこで乗算器６で加算した値を１７２倍する事で、ＡＤ
ＣＩから発生したオフセット量が求められる。
ＣＩから発生したオフセット量が求められる。
ＡＤＣＩにより変換されたデジタル信号からこのオフセ
ット量を減算器７によって減算する事で、ＡＤＣＩによ
るオフセットを除去し、オフセットによる誤差を防止す
る。なお７が加算器である場合、乗算器６の後にインバ
ータ６を加える必要がある。
ット量を減算器７によって減算する事で、ＡＤＣＩによ
るオフセットを除去し、オフセットによる誤差を防止す
る。なお７が加算器である場合、乗算器６の後にインバ
ータ６を加える必要がある。
［発明の効果］
以上説明した様に本発明は、アナログデジル変換Ｗ（Ａ
ＤＣ）によりデジタル化された信号のノイズをＬＰＦで
除去し、−周期当りの最大値と最小値の和を１／２倍す
る事によりオフセット量を求め、ＡＤＣによりデジタル
化された信号からオフセット量を減算する事で、オフセ
ットを除去することが出来る。この方法により、従来ま
で必要であったアナログスイッチが不要となり、オフセ
ット量を測定する期間が不要となると共に、ダイナミッ
クなオフセット量もキャンセル出来るという効果がある
。
ＤＣ）によりデジタル化された信号のノイズをＬＰＦで
除去し、−周期当りの最大値と最小値の和を１／２倍す
る事によりオフセット量を求め、ＡＤＣによりデジタル
化された信号からオフセット量を減算する事で、オフセ
ットを除去することが出来る。この方法により、従来ま
で必要であったアナログスイッチが不要となり、オフセ
ット量を測定する期間が不要となると共に、ダイナミッ
クなオフセット量もキャンセル出来るという効果がある
。
以下余白
第１図は本発明の一実施例によるオフセットキャンセル
回路の構成を示すブロック図、第２図は従来のオフセッ
トキャンセル回路の構成を示すブロック図である。 １・・・アナログデジタル変換器（ＡＤＣ） 、２・・
・ＬＰＦ、３・・・最大値ピークホルダー、４・・・最
小値ピークホルダー ５・・・加算器、６・・・乗算器
、７・・・減算器。
回路の構成を示すブロック図、第２図は従来のオフセッ
トキャンセル回路の構成を示すブロック図である。 １・・・アナログデジタル変換器（ＡＤＣ） 、２・・
・ＬＰＦ、３・・・最大値ピークホルダー、４・・・最
小値ピークホルダー ５・・・加算器、６・・・乗算器
、７・・・減算器。
Claims (1)
- 【特許請求の範囲】 １、正負対称な周期波形をもつアナログ信号をデジタル
信号に変換するアナログデジタル変換器のオフセットを
キャンセルする回路に於いて、前記デジタル信号のノイ
ズを除去し、ろ波された信号を出力する低域通過フィル
タと、 前記ろ波された信号の一周期当りの最大値を検出し、検
出された最大値を出力する第１の検出手段と、 前記ろ波された信号の一周期当りの最小値を検出し、検
出された最小値を出力する第２の検出手段と、 前記検出された最大値と前記検出された最小値との和を
２で割った値を求め、該値をオフセット量として出力す
るオフセット量出力手段と、前記デジタル信号から前記
オフセット量を減算し、オフセットのキャンセルされた
デジタル信号を出力する減算手段と、 を有することを特徴とするアナログデジタル変換器のオ
フセットキャンセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27940788A JPH02126723A (ja) | 1988-11-07 | 1988-11-07 | アナログデジタル変換器のオフセットキャンセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27940788A JPH02126723A (ja) | 1988-11-07 | 1988-11-07 | アナログデジタル変換器のオフセットキャンセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02126723A true JPH02126723A (ja) | 1990-05-15 |
Family
ID=17610671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27940788A Pending JPH02126723A (ja) | 1988-11-07 | 1988-11-07 | アナログデジタル変換器のオフセットキャンセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02126723A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841751A (en) * | 1996-05-22 | 1998-11-24 | Sony Corporation | Recording-medium driving apparatus and recording-medium driving method with playback signal defect detector |
| JP2006217102A (ja) * | 2005-02-02 | 2006-08-17 | Fujitsu Ltd | Ａ／ｄ変換器のｄｃオフセット校正回路 |
-
1988
- 1988-11-07 JP JP27940788A patent/JPH02126723A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841751A (en) * | 1996-05-22 | 1998-11-24 | Sony Corporation | Recording-medium driving apparatus and recording-medium driving method with playback signal defect detector |
| JP2006217102A (ja) * | 2005-02-02 | 2006-08-17 | Fujitsu Ltd | Ａ／ｄ変換器のｄｃオフセット校正回路 |
| JP4528148B2 (ja) * | 2005-02-02 | 2010-08-18 | 富士通セミコンダクター株式会社 | Ａ／ｄ変換器のｄｃオフセット校正回路 |
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