JP4528148B2

JP4528148B2 - Ａ／ｄ変換器のｄｃオフセット校正回路

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Publication number: JP4528148B2
Application number: JP2005025804A
Authority: JP
Inventors: 慶太郎大塚; 武志井上; 利彦那和
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2005-02-02
Filing date: 2005-02-02
Publication date: 2010-08-18
Anticipated expiration: 2025-02-02
Also published as: JP2006217102A

Description

本発明は、Ａ／Ｄ変換器のＤＣオフセット校正回路に関する。特に、単一電源で動作するＡ／Ｄ変換器において、中心レベルとなるように外部から与えるレファレンス電圧に誤差が存在する場合にこの成分を除去してオフセットを校正する回路に関する。

近年、携帯型の電子機器において、小型化及び高機能化が著しく進んでいる。小型化の一助として低消費電力化により小型バッテリの採用が進んでいる。特に、移動体通信システムの移動端末に対しての低消費電力に対する要求は著しい。

図１は、移動端末としての一般的な無線機の構成例を示す図である。アンテナ１にデュープレクサ２を通して送信系３と受信系４が接続されている。

上記の低消費電力の要求に対して、図１において、受信系４のＡ／Ｄ変換器４０、４１は、単一電源で動作するＡ／Ｄ変換器の構成を採用することが多い。しかし、移動端末の特性として受信信号は符号と大きさを持つ値を扱っており、受信データの再生において、Ａ／Ｄ変換器４０、４１におけるオフセット成分（中心レベルとなるように外部から与えるレファレンス電圧の変動による誤差）が、性能低下の要因となるため、これを回避することが必要である。

近年実用化されている携帯端末では、その変調方式にπ／４シフトＰＳＫやＭＳＫ、さらには、ＣＤＭＡ通信におけるスペクトル拡散変調が用いられている。これらの場合、その位相平面上での信号点の存在確率は、正負がほぼ均等になるため、Ａ／Ｄ変換後のオフセットを検出するためには、単純に入力信号を平均化することで得ることができる。

図２は、従来のオフセット校正回路の構成例である。同相成分（Ｉ）と直交成分（Ｑ）では、同等の処理を行うため、Ｉ側の校正のみ示される。図２に示されるように、平均化部１００は、Ｎ個の入力信号を平均し、平均化された信号がループフィルタ４４０に出力され、そこでノイズ除去されたオフセット量が得られる。得られたオフセット量は、加算器４００に帰還され、入力信号からこのオフセット量が差し引かれる。この動作を繰り返すことで、オフセット校正が行われる。

また、信号の正負それぞれのピーク値（極大値と極小値）を検出してオフセットを校正する方法も考えられる。Ａ／Ｄ変換器の入力信号として位相変調されている信号を想定すると、ナイキスト点での振幅は一定である。これを利用し、値がピークを取るところがナイキスト点近傍であって、この正負ピーク値の和の半分が、Ａ／Ｄ変換器のレファレンス値に対するオフセット量となる。

かかる原理を用い、正負対象な周期波形を持つアナログ入力をデジタル信号に変換するＡ／Ｄ変換器のオフセットを含む出力から、一周期あたりの最大値と最小値の和を１／２倍することによりオフセット量を求め、これをＡ／Ｄ変換器の出力に加算する構成が知られている（特許文献１）。

しかし、位相平面上での信号点の存在確率が正負で均等にならない変調方式（例えば、ＢＰＳＫ変調、ＱＰＳＫ変調など）を用いた場合、単純に入力信号を平均化するだけでは、オフセット以外の被変調成分である信号自身の影響がより大きくなる。

これに対応するために、信号フレーム中に正負の存在確率が等しい例えば既知情報を挿入したり、タイミング同期ワードを選択したりして、この部分でオフセットを校正する方法が考えられる。

しかし、この場合、フレームタイミング同期が確立しないとオフセット校正ができず、校正が正しくないために、フレームタイミング検出を誤るといったデッド・ロックに陥る可能性がある。
特開平２−１２６７２３号公報

従って、本発明の目的は、信号点の存在確率が正負で均等にならない場合のオフセット校正の問題を解決するＡ／Ｄ変換器のＤＣオフセット校正回路を提供することにある。

上記目的を達成するための本発明におけるＤＣオフセット校正回路の第一の構成例は、Ａ／Ｄ変換器の出力信号が入力信号として入力され、前記Ａ／Ｄ変換器におけるレファレンス電圧のオフセットを校正するＤＣオフセット校正回路において、前記入力信号の正の極大値と負の極小値の和の１／２を第一のオフセット量として求める第一の演算部と、前記入力信号の値の１／２を第二のオフセット量として求める第二の演算部と、所定クロック数がカウントされるまでに、前記正の極大値と前記負の極小値の両方が検出された場合は、前記第一のオフセット量を前記Ａ／Ｄ変換器の出力信号から減算し、前記正の極大値と前記負の極小値の一方が検出されない場合は、前記第二のオフセット量を前記Ａ／Ｄ変換器の出力信号から減算する減算部とを備えることを特徴とする。

また、本発明におけるＤＣオフセット回路の第二の構成例は、Ａ／Ｄ変換器の出力信号が入力信号として入力され、前記Ａ／Ｄ変換器におけるレファレンス電圧のオフセットを校正するＤＣオフセット校正回路において、前記入力信号の正の極大値と負の極小値の和の１／２を第一のオフセット量として求める第一の演算部と、前記入力信号の正の極大値と正の極小値又は負の極大値と負の極小値の和の１／２を第二のオフセット量として求める第二の演算部と、所定クロック数がカウントされるまでに、前記正の極大値と前記負の極小値の両方が検出された場合は、前記第一のオフセット量を前記Ａ／Ｄ変換器の出力信号から減算し、前記正の極大値と前記負の極小値の一方が検出されない場合は、前記第二のオフセット量を前記Ａ／Ｄ変換器の出力信号から減算する減算部とを備えることを特徴とする。

本発明のＤＣオフセット校正回路により、直交変調信号に対し、信号点の存在確率が正負で均等でない場合において、正しくオフセット校正が可能となるとともに、信号点が正又は負のいずれかの領域のみ存在する程度に大きくオフセットした場合であっても、オフセット校正が可能となる。

以下、図面を参照して本発明の実施の形態について説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。

ここで、本発明の理解を容易とするために、まず、被変調成分とオフセット成分を分離し、オフセット成分のみを除去するピーク検出型オフセット校正方法について図３を用いて説明する。

図３は、例えば、図１に示す無線機の受信系４における直交変調回路４２からの直交変調成分のＩ成分及びＱ成分に対して、各々Ａ／Ｄ変換器の校正変換を行うＡ／Ｄ変換器４０、４１の出力側に接続されるオフセット校正回路４３、４４の構成ブロック図である。

なお、オフセット校正回路４３、４４の入力は、Ａ／Ｄ変換の直後で、２の補数などの符号と同じ大きさを持つデジタル値であり、同相成分（Ｉ）と直交成分（Ｑ）では、同等の処理を行うため、図３には、Ｉ側の詳細構成ブロックのみが示されている。

動作を簡単に説明すると、まず、初期状態では、ループフィルタ４４０からのオフセット補正出力はゼロ（中心値）で、加算器４００において、入力とオフセット補正出力が加算され、極大値検出部４１０及び極小値４２０に入力される。極大、極小のピーク値検出は、変曲点を求めればよいので、１シンボル遅延分の遅延回路４１１を経由したシンボル値と、直接入力するシンボル値とを比較器４１２において比較する。

次いで、極大値検出部４１０では、この比較結果から大から小に変わるタイミングを微分回路４１３で検出し、極小値検出部４２０では、反対に比較結果が小から大に変わるタイミングを微分回路４１３で検出する。それらの検出される時の値が極大値、極小値である。

入力信号は、２の補数などであるので、符号が正であるとき極大値と、負であるとき極小値が得られ、オフセット弁別部４３０の極大値保持回路４３１、極小値保持回路４３２にそれぞれで正の極大値、負の極小値が保持される。加算回路４３３で保持された正の極大値と負の極小値の和が求められる。この和の１／２がオフセットに相当するもので、加算回路４３３の出力を、１／２回路４３４を通し、和の１／２をループフィルタ４４０に入力して積分する。これにより、ノイズ成分が除去されたオフセット量が得られる。

得られたオフセット量は加算器４００に帰還されて、入力からこのオフセット量が差し引かれる。以上の動作を繰り返すことで、オフセット校正を行うことが可能である。

なお、図３において、フリップフロップ４３５は、極大値、極小値保持回路４３１、４３２に対する取り込み信号を生成するアンド（ＡＮＤ）ゲート４３６、４３７に対するゲート信号を生成する。さらに、微分回路４３８の出力が、ループフィルタ４４０に対するイネーブル信号となる。

上記図３の動作において、入力信号の符号を考慮し、正の極大値と負の極小値を検出し、それらに基づいたオフセット量を求めることで、信号点の存在確率が正負で均等にならない場合でも、オフセット校正が可能となる。また、極値はほぼナイキスト点にあり、フリップフロップ４３５及び微分回路４３８により、極大と極小の両方が現れるまで補正値を更新しないので、被変調成分によらずにオフセット校正が可能となる。

しかしながら、図３の構成例では、オフセット量が正の極大値と負の極小値の和の１／２以上である場合に、正の極大値又は負の極小値の一方が検出できないため、オフセット校正ができないという問題がある。

図４及び図５は、オフセット量が正の極大値と負の極小値の和の１／２以上である場合のオフセット校正の問題点を説明する図であって、直交位相変調された信号の同相（Ｉ）成分の信号レベル（図４Ａ、図５Ａ）と、直交（Ｑ）成分の信号レベル（図４Ｂ、図５Ｂ）、オフセット校正前の位相平面上の信号点位置（図４Ｃａ、図５Ｃａ）と、オフセット校正後の位相平面上の信号点位置（図４Ｃｂ、図５Ｃｂ）の例を示す図である。

図４の例では、図４Ａに示されるＩ成分及び図４Ｂに示される直交成分（Ｑ）ともに、信号のシンボルタイミングでピークポイントが現れている。しかし、Ｉ成分及びＱ成分ともに中央値からオフセット値が負側にシフトしている。従って、これを補正する必要があり、例えば図３の構成に従ったオフセット構成回路において、シンボル点毎に検出されるピーク値を用いて、Ｉ側、Ｑ側補正が可能である。オフセット補正後の位相平面上の信号点位置は、図４Ｃｂに示すごとくになる。

これに対し、図５に示す例では、図５Ａ及び図５Ｂに示されるように、Ｉ成分及びＱ成分の少なくとも一方（図５では、両方の場合が示される）、そのオフセット量が極大値と極小値の和の１／２以上であると、位相平面における正側又は負側にのみ信号が存在し（図５では、正側にのみ存在する場合が示される）、当該一方の側しか極値が得られなくなる。この場合、正側と負側にそれぞれ極値が存在することを必要とする図３の構成では、オフセット校正をすることができない（図５Ｃ）。

本発明は、かかる問題を解決するものであり、一般に無線伝送システムでは、データの送受信をフレーム単位でおこなっており、１フレーム中には必ず信号の変化点が含まれていることから、そのフレーム長をカウントし、一定期間、正の極大値と負の極小値のいずれか一方が検出できない場合は、その時点で入力信号レベルの１／２をオフセットとして校正することを特徴とする。

図６は、フレームフォーマットの例を示す図である。１フレームは、ＣＲ(Career Recovery)、ＢＴＲ(Bit Timing Recovery)、ＵＷ(unique Word)、ＣＴＲＬ(Control)、通信データを含んで構成される。例えば、フレーム中のＢＴＲは、必ず信号の変化点を含んでいる。

図７は、本発明の実施の形態におけるＤＣオフセット校正回路の第一の構成例を示す図である。なお、Ｉ成分とＱ成分では、同等の処理を行うため、図５においても、Ｉ成分側の構成ブロックのみが示され、Ｉ成分側の動作について説明する。

図３との比較において、本発明に従うＤＣオフセット校正回路は、シンボルカウンタ５００を備え、一定のシンボル数（クロック数）をカウントしても正の極大値と負の極小値の両方が検出されない場合は、その時点での入力信号のレベル（値）の１／２をオフセットとして、ループフィルタ４４０に入力するようにする。また、このカウンタ５００は、正の極大値と負の極小値の両方が検出された時点でリセットされる。

さらに具体的には、シンボルカウンタ５００が一定のシンボル数（クロック数）をカウントしている間に、正常に正の極大値と負の極小値の両方が検出され、微分回路４３８からループフィルタ４４０に対するイネーブル信号が出力された場合は、当該イネーブル信号は、オア（ＯＲ）ゲート５１０を通じて、ループフィルタ４４０に入力されるとともに、シンボルカウンタ５００にもリセット信号として入力され、シンボルカウンタ５００はリセットされる。そして、この場合は、シンボルカウンタ５００は、一定のシンボル数をカウントし終わる前にリセットされるのでシンボルカウンタ５００からは、イネーブル信号は出力されない。シンボルカウンタ５００からのイネーブル信号は、セレクタ５２０にセレクト信号としても供給されるが、この場合、セレクタ５２０には、セレクタ信号は入力されず、セレクタ５２０は、１／２回路４３４の出力を選択し、ループフィルタ４４０に出力する。

一方、シンボルカウンタ５００が一定のシンボル数をカウントするまでに、正の極大値と負の極小値のいずれか一方が検出されない場合、微分回路４３８からはイネーブル信号が出力されず、シンボルカウンタ５００は、一定のシンボル数をカウントすると、イネーブル信号を出力する。シンボルカウンタ５００からのイネーブル信号は、オアゲート５１０を通じてループフィルタ４４０に供給される。また、シンボルカウンタ５００からイネーブル信号がセレクト信号としてセレクタ５２０に入力されると、セレクタ５２０は、１／２回路４３４の出力ではなく、１／２回路５４０の出力を選択し、ループフィルタ４４０に出力する。１／２回路５４０は、入力信号をそのままラッチしている入力信号保持回路５３０からの信号レベルを１／２にする回路である。保持回路５３０は、シンボルカウンタ５００からのイネーブル信号が入力されるタイミングでラッチしていた入力信号を１／２回路５４０に出力する。

図８は、図７の第一の構成例におけるオフセット校正の例を示す図である。図８Ａは、正の極大値と負の極小値が検出できる正常時のオフセット校正であって、極大値検出部４１０、極小値検出部４２０、オフセット弁別部４３０の動作により得られるオフセット量に基づいてオフセット校正が行われる。図８Ａにおいて、正の極大値は「３」、負の極小値は「―１」であるので、オフセット量は「０．５」となる。

一方、図８Ｂでは、正の極大値は検出できるが、負の極小値は検出できない。このような異常時においては、シンボルカウンタ５００が一定のシンボル数までカウントしたときのタイミングＴ１における信号レベルの１／２がオフセット量として求められ、求められた量だけ中央値をシフトすることでオフセット校正が行われる。図８Ｂにおいて、タイミングＴ１における信号レベルは、「４」であるので、オフセット量は、「２」となる。

ただし、タイミングＴ１での入力データのレベルは、極大値であるとは限らず、そのタイミングでの入力データのレベルによりオフセット量は異なる。入力データのレベルが極大値より小さい比較的小さな値（例えば、正の極小値付近）である場合、中央値がシフトしても、入力データの極小値が負の領域に入らない場合もあり得る。このような場合は、再度、入力データのレベルに基づいたオフセット校正が行われ、入力データの極小値が負の領域に入るまで繰り返される。こうして、正の極大値と負の極小値が検出できるようになると、正常時のオフセット校正（図８Ａの動作）に戻る。なお、入力データが正の値を持っていない場合（負の値のみ）も上記同様であり、入力データが正の領域に入るまで、図８Ｂの動作によるオフセット校正が行われる。

この第一の構成例により、極大値と極小値が同じ符号領域内にあっても、オフセット量を求めることができ、オフセット校正が可能となる。また、Ｉ成分及びＱ成分ともに極大値と極小値が同じ符号領域内にあっても、オフセット量を求めることができる。

図９は、本発明の実施の形態におけるＤＣオフセット校正回路の第二の構成例を示す図である。なお、Ｉ成分とＱ成分では、同等の処理を行うため、図９においても、Ｉ成分側の構成ブロックのみが示され、Ｉ成分側の動作について説明する。第二の構成例のＤＣオフセット校正回路は、第一の構成例と同様に、一定のシンボル数をカウントするシンボルカウンタ５００を有する。そして、第二の構成例では、別の極大値検出部５５０、別の極小値検出部５６０及び別のオフセット弁別部５７０が設けられる。別の極大値検出部５５０は、極大値検出部４１０と同じ構成を有し、別の極小値検出部５６０も、極小値検出部４２０と同じ構成を有する。別のオフセット弁別部５７０とオフセット弁別部４３０を比較すると、オフセット弁別部４３０のアンドゲート４３６、４３７には、入力データのＭＳＢ(Most Significant Bit)がそれぞれ入力されるが、別のオフセット弁別部５７０のアンドゲート５７６、５７７には、入力データのＭＳＢは入力されない。入力データは、２の補数などであるので、そのＭＳＢは符号を表す。オフセット弁別部４３０において、ＭＳＢをアンドゲート４３６、４３７に入力することにより、符号が識別されて、正の極大値と負の極小値が取り込まれる。一方、別のオフセット弁別部５７０のアンドゲート５７６、５７７には、ＭＳＢが入力されないので、符号を識別することなく、それぞれ極大値と極小値を取り込む。すなわち、入力データが正の領域のみに存在する場合は、正の極大値と正の極小値を検出し、入力データが負の領域のみに存在する場合は、負の極大値と負の極小値を検出する。極大値と極小値が検出された後の動作は、正常時と同じであって、加算回路５７３により極大値と極小値が加算され、１／２回路５７４により、加算値の１／２が求められる。また、極大値と極小値の両方が検出されると、フリップフロップ５７５からの出力信号を微分回路５７８により微分したイネーブル信号が生成される。

シンボルカウンタ５００が一定のシンボル数までカウントすることにより、シンボルカウンタ５００から出力されるトリガ信号は、セレクタ５２０、５８０に入力される。そうすると、セレクタ５２０は、別のオフセット弁別部５７０の１／２回路５７４の出力を選択し、セレクタ５８０は、別のオフセット弁別部５７０の微分回路５７８からの出力を選択する。

この第二の構成例により、極大値と極小値が同じ符号領域内にあっても、オフセット量を求めることができ、且つ極大値と極小値に基づいた正確なオフセット量が求められるので、短時間（一回）で正確なオフセット校正が可能となる。また、Ｉ成分及びＱ成分ともに極大値と極小値が同じ符号領域内にあっても、オフセット量を求めることができる。

移動端末としての一般的な無線機の構成例を示す図である。従来のオフセット校正回路の構成例である。ピーク検出型オフセット校正回路を説明する図である。オフセット量が正の極大値と負の極小値の和の１／２以上である場合のオフセット校正の問題点を説明する図である。オフセット量が正の極大値と負の極小値の和の１／２以上である場合のオフセット校正の問題点を説明する図である。フレームフォーマットの例を示す図である。本発明の実施の形態におけるＤＣオフセット校正回路の第一の構成例を示す図である。図７の第一の構成例におけるオフセット校正の例を示す図である。本発明の実施の形態におけるＤＣオフセット校正回路の第二の構成例を示す図である。

符号の説明

１：アンテナ、２：デュープレクサ、３：送信系、４：受信系、４０：Ａ／Ｄ変換器、４１：Ａ／Ｄ変換器、４２：直交検波回路、４３：オフセット校正回路、４４：オフセット校正回路、４００：加算器、４１０、極大値検出部、４２０：極小値検出部、４３０：オフセット弁別部、４４０：ループフィルタ、５００：シンボルカウンタ、５１０：オアゲート、５２０：セレクタ、５３０：入力信号保持回路、５４０：１／２回路、５５０：極大値検出部、５６０：極小値検出部、５７０：オフセット弁別部、５８０：セレクタ

Claims

Ａ／Ｄ変換器の出力信号が入力信号として入力され、前記Ａ／Ｄ変換器におけるレファレンス電圧のオフセットを校正するＤＣオフセット校正回路において、
前記入力信号の正の極大値と負の極小値の和の１／２を第一のオフセット量として求める第一の演算部と、
前記入力信号の値の１／２を第二のオフセット量として求める第二の演算部と、
所定クロック数がカウントされるまでに、前記正の極大値と前記負の極小値の両方が検出された場合は、前記第一のオフセット量を前記Ａ／Ｄ変換器の出力信号から減算し、前記正の極大値と前記負の極小値の一方が検出されない場合は、前記第二のオフセット量を前記Ａ／Ｄ変換器の出力信号から減算する減算部とを備えることを特徴とするＤＣオフセット校正回路。
Ａ／Ｄ変換器の出力信号が入力信号として入力され、前記Ａ／Ｄ変換器におけるレファレンス電圧のオフセットを校正するＤＣオフセット校正回路において、
前記入力信号の正の極大値と負の極小値の和の１／２を第一のオフセット量として求める第一の演算部と、
前記入力信号の正の極大値と正の極小値又は負の極大値と負の極小値の和の１／２を第二のオフセット量として求める第二の演算部と、
所定クロック数がカウントされるまでに、前記正の極大値と前記負の極小値の両方が検出された場合は、前記第一のオフセット量を前記Ａ／Ｄ変換器の出力信号から減算し、前記正の極大値と前記負の極小値の一方が検出されない場合は、前記第二のオフセット量を前記Ａ／Ｄ変換器の出力信号から減算する減算部とを備えることを特徴とするＤＣオフセット校正回路。