JPH02121514A - スイッチトキャパシタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、スイッチトキャパシタ回路に関する。

より詳細には、特に回路中の容量の総和が小さく消費電
力の少ない、集積化に適したスイッチトキャパシタ回路
の新規な構成に関する。

従来の技術 従来のスイソチトキャバンク回路の構成で、サンプリン
グ周波数に対してカットオフ周波数が非常に小さいフィ
ルタを構成すると、容量比が大きくなりチップ面積や消
費電力が大きくなるという問題があった。

以下図面を参照して、典型的な従来例について説明する
。

第５図は、従来のスイッチトキャパシタ回路の例として
、−次スイッチトキャパシタバイパスフィルタの構成を
示す回路図である。

第５図において、ＩＮは入力端子であり、ＯＵＴは出力
端子であり、３１．　Ｓ２、Ｓ３、Ｓ４は第２図に示す
ようなりロック信号φによりオンオフするＭＯＳトラン
ジスタによるスイッチであり、ＯＰｌは演算増幅器であ
り、ｃＡ、ｃＢ、Ｃｃは容量である。

クロック信号φがハイレベルになると、スイッチＳ、、
Ｓ３がオン、スイッチＳ２、Ｓ４がオフとなリ、演算増
幅器ＯＰＩの入力端子及び出力端子にキャパシタＣ６が
接続される。またクロック信号φがハイレベルになると
、スイッチＳ２、Ｓ４がオン、スイッチＳ、、Ｓ、がオ
フとなり、キャパシタＣｃ　は接地される。このスイッ
チトキャパシタバイパスフィルタの伝達関数Ｈ（ｚ）は
、に対して双一次変換、即ち、 〔ｆ、：サンプリング周波数〕 を施すと以下のようになる。

で与えられる。

また、このスイッチトキャパシタバイパスフィルタのＳ
平面での伝達関数Ｈ（ｓ）は、簡単のためにＣ３＝１と
して、（１）式と比較すると次式が得られる。

〔但し、ａはカットオフ周波数×２π〕で与えられる。

ここで、容量値を求める式を得るためにＨ（Ｓ）ここで
、例えばカットオフ周波数ＩＱＨｚ、サンプリング周波
数１００Ｋ）Ｉｚのフィルタを考えると、式％式％） となる。容量の精度を得るために、最小の容量Ｃｃを単
位容量１とすると、ＣＡ　＝Ｃａ　＝１６６７となる。

即ち、単位容量総和は３３３５個である。

実際の回路では、寄生容量やプロセス上のバラツキにを
考慮すると単位容量を極端に小さくすることはできない
。従って、結果的に容量のためにチップ面積を大きくせ
ざるを得ない。即ち、第５図に示したような従来の回路
によるフィルタで、カットオフ周波数がサンプリング周
波数に対して非常に小さいフィルタを構成すると容量比
が大きくなる。

更に、容量が大きくなると、大容量を駆動するために演
算増幅器の負荷容量が大きくなり、消費電力も増加する
。

以上、バイパスフィルタについて説明したが、その他の
フィルタについても同様である。

発明が解決しようとする課題 上述したように、従来のスイッチトキャパシタ回路の構
成では、カットオフ周波数がサンプリング周波数に比べ
て非常に小さいフィルタを構成した場合に、容量比が大
きくなるのでチップ面積が大きくなるという問題がある
。

また、演算増幅器の負荷容量が大きくなって大容量をド
ライブしなければならないので、消費電力も増加すると
いう問題がある。

そこで、本発明の目的は、容量比が小さく消費電力も小
さい、集積回路化によく馴染む新規なスイッチトキャパ
シタ回路を提供することにある。

課題を解決するための手段 即ち、本発明に従い、複数の演算増幅器、容量およびス
イッチより構成されるスイッチトキャパシタ回路におい
て、任意の容量あるいは任意の第１スイッチトキャパシ
タの一端子と、任意の演算増幅器の出力端子との間に、
該演算増幅器の出力電圧を所定の割合で分割する第２の
スイッチトキャパシタ回路を具備することを特徴とする
スイッチトキャパシタ回路が提供される。

作用 前述した従来のスイッチトキャパシタ回路に対し、本発
明に係るスイッチトキャパシタ回路は、演算増幅器の出
力電圧を一定分割する機能をもつスイッチトキャパシタ
回路を更に具備していることをその主要な特徴としてい
る。

以下に図面を参照して本発明をより具体的に詳述するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。

実施例 第１図に本発明の一実施例のスイッチトキャバシタ回路
を示す。同図において、ＩＮは入力端子、ＯＵＴは出力
端子、Ｓｌ、Ｓ２、Ｓ８、Ｓ４、Ｓ５、Ｓｓ　、Ｓｔは
第２図に示すクロック信号φ、φによりオンオフするＭ
ＯＳ）ランジスタにより構成されるスイッチであり、ａ
ｐｌ、ｏｐ２は演算増幅器、ＣＡ、Ｃａ　、Ｃｃ　、Ｃ
ｏ　、ＣＥは容量である。

クロック信号φがハイレベルになると、スイッチＳｔ　
、Ｓ３　、Ｓｔ　がオン、スイッチＳ２　、Ｓ４　、Ｓ
ｓ　、Ｓｓがオン、スイッチＳ１、Ｓｌ、Ｓｌがオフと
なる。尚、これらのクロック信号は、同時にハイレベル
にならないようにタイミングが設定されている。

第１図における回路１の伝達関数Ｈ（Ｚ）は、で与えら
れ、容量Ｃｏ　、ＣＥの値を変えることにより、任意の
利得を得ることができる。従ってα”　ＣＤ　／　ＣＥ
とおくと、第１図に示す回路は、第３図のように表すこ
とができる。

第３図に示す回路の伝達関数Ｈ（Ｚ）は、であり、α−
１の時（１）式と等しくなる。

そこで前記従来例と同様にカットオフ周波数１０Ｈｚ、
サンプリング周波数１００ＫＨｚのバイパスフィルタを
構成する場合について検討すると、ＣＡ　＝ＣＢ　＝１
、 αＣ，＝０．０００６ となる。

ここで、α＝０．０２となるように設計すればＣ６−〇
、　０３であり、最小の容量Ｃ６を単位容量ｌとすると
、ＣＡ＝Ｃ！ｌ　＝３１となる。また、α＝０．０２よ
り、Ｃｎを単位容量１とすると、ＣＥ　＝５０となる。

従って、単位容量総和は１１４個となり、従来のスイッ
チトキャパシタ回路に比べて、チップ面積を大幅に小さ
くすることができ、同時に消費電力も小さくすることが
できる。

実施例２ 第４図に、本発明の第２の実施例のスイッチトキャパシ
タ回路を示す。図に於いて、Ｓｌ、Ｓ２、Ｓ５、Ｓｌ、
Ｓ５、Ｓ６、Ｓ７は、第２図に示すようなりロック信号
φ、力によりオンオフするスイッチである。即ち、第４
図に示す回路は、スイッチのフェーズのみが第１図と異
なる。

本実施例のスイッチトキャバシタ回路の伝達関数Ｈ（Ｚ
）は次式で与えられる。

簡単のため、Ｃ６＝１とおき、（３）式と比較すると、
第１の実施例と同様にカットオフ周波数がサンプリング
周波数に対して非常に小さいフィルタを構成する場合に
も、従来のスイッチトキャパシタ回路に比べて小さい面
積で実現することができる。

発明の詳細 な説明したように、本発明に係るスイッチトキャパシタ
回路は、容量あるいはスイッチトキャパシタの一端子と
、演算増幅器の出力端子との接続間に、演算増幅器の出
力電圧を一定分割する機能をもつ回路を挿入することに
より、容量が小さく消費電力も少ない回路とすることが
できる。また、これらの効果によって、本発明に係るス
イッチトキャパシタ回路は集積化にも適している。

例として挙げた一次スイッチトキャパシクバイパスフィ
ルタの構成を示す回路図である。

（主な参照番号） Ｓ＋　ＳＳ２・３３　、Ｓ４　ＳＳｓ　ＳＳｓ　−Ｓｔ
・スイッチ、 ＯＰＩ、ＯＦ２・・演算増幅器、 ＣＡ　、、Ｃ８、Ｃｏ　１　Ｃ９、Ｃ６・・容量

【図面の簡単な説明】

第１図は、本発明に係るスイッチトキャパシタ回路の具
体的な構成例を示す回路図であり、第２図は、本発明の
実施例のスイッチトキャパシタ回路のタイミング図であ
り、 第３図は、第１図の動作を説明するための、第１図に示
した回路の等価回路を示す回路図であり、第４図は、本
発明の第２実施例の構成を示す回路図であり、

Claims (1)

【特許請求の範囲】
1. 　複数の演算増幅器、容量およびスイッチより構成され
   るスイッチトキャパシタ回路において、任意の容量ある
   いは任意の第１スイッチトキャパシタの一端子と、任意
   の演算増幅器の出力端子との間に、該演算増幅器の出力
   電圧を所定の割合で分割する第２のスイッチトキャパシ
   タ回路を具備することを特徴とするスイッチトキャパシ
   タ回路。