JPH0770969B2 - スイッチトキャパシタ回路 - Google Patents
スイッチトキャパシタ回路Info
- Publication number
- JPH0770969B2 JPH0770969B2 JP63275456A JP27545688A JPH0770969B2 JP H0770969 B2 JPH0770969 B2 JP H0770969B2 JP 63275456 A JP63275456 A JP 63275456A JP 27545688 A JP27545688 A JP 27545688A JP H0770969 B2 JPH0770969 B2 JP H0770969B2
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- Japan
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- switched capacitor
- capacitor circuit
- circuit
- operational amplifier
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、スイッチトキャパシタ回路に関する。より詳
細には、特に回路中の容量の総和が小さく消費電力の少
ない、集積化に適したスイッチトキャパシタ回路の新規
な構成に関する。
細には、特に回路中の容量の総和が小さく消費電力の少
ない、集積化に適したスイッチトキャパシタ回路の新規
な構成に関する。
従来の技術 従来のスイッチトキャパシタ回路の構成で、サンプリン
グ周波数に対してカットオフ周波数が非常に小さいフィ
ルタを構成すると、容量比が大きくなりチップ面積や消
費電力が大きくなるという問題があった。
グ周波数に対してカットオフ周波数が非常に小さいフィ
ルタを構成すると、容量比が大きくなりチップ面積や消
費電力が大きくなるという問題があった。
以下図面を参照して、典型的な従来例について説明す
る。
る。
第５図は、従来のスイッチトキャパシタ回路の例とし
て、一次スイッチトキャパシタハイパスフィルタの構成
を示す回路図である。
て、一次スイッチトキャパシタハイパスフィルタの構成
を示す回路図である。
第５図において、INは入力端子であり、OUTは出力端子
であり、S1、S2、S3、S4は第２図に示すようなクロック
信号φによりオンオフするMOSトランジスタによるスイ
ッチであり、OP1は演算増幅器であり、CA、CB、CCは容
量である。
であり、S1、S2、S3、S4は第２図に示すようなクロック
信号φによりオンオフするMOSトランジスタによるスイ
ッチであり、OP1は演算増幅器であり、CA、CB、CCは容
量である。
クロック信号φがハイレベルになると、スイッチS1、S3
がオン、スイッチS2、S4がオフとなり、演算増幅器OP1
の入力端子及び出力端子にキャパシタCCが接続される。
またクロック信号φがハイレベルになると、スイッチ
S2、S4がオン、スイッチS1、S3がオフとなり、キャパシ
タCCは接地される。このスイッチトキャパシタハイパス
フィルタの伝達関数Ｈ（ｚ）は、 で与えられる。
がオン、スイッチS2、S4がオフとなり、演算増幅器OP1
の入力端子及び出力端子にキャパシタCCが接続される。
またクロック信号φがハイレベルになると、スイッチ
S2、S4がオン、スイッチS1、S3がオフとなり、キャパシ
タCCは接地される。このスイッチトキャパシタハイパス
フィルタの伝達関数Ｈ（ｚ）は、 で与えられる。
また、このスイッチトキャパシタハイパスフィルタのＳ
平面での伝達関数Ｈ（ｓ）は、 〔但し、ａはカットオフ周波数×２π〕 で与えられる。
平面での伝達関数Ｈ（ｓ）は、 〔但し、ａはカットオフ周波数×２π〕 で与えられる。
ここで、容量値を求める式を得るためにＨ（Ｓ）に対し
て双一次変換、即ち、 〔fs:サンプリング周波数〕 を施すと以下のようになる。
て双一次変換、即ち、 〔fs:サンプリング周波数〕 を施すと以下のようになる。
簡単のためにCB＝１として、（１）式と比較すると次式
が得られる。
が得られる。
ここで、例えばカットオフ周波数10Hz、サンプリング周
波数100KHzのフィルタを考えると、式（４）、（５）よ
り、 CA＝CB＝１、 CC＝0.0006 となる。容量の精度を得るために、最小の容量CCを単位
容量１とすると、CA＝CB＝1667となる。即ち、単位容量
総和は3335個である。
波数100KHzのフィルタを考えると、式（４）、（５）よ
り、 CA＝CB＝１、 CC＝0.0006 となる。容量の精度を得るために、最小の容量CCを単位
容量１とすると、CA＝CB＝1667となる。即ち、単位容量
総和は3335個である。
実際の回路では、寄生容量やプロセス上のバラツキにを
考慮すると単位容量を極端に小さくすることはできな
い。従って、結果的に容量のためにチップ面積を大きく
せざるを得ない。即ち、第５図に示したような従来の回
路によるフィルタで、カットオフ周波数がサンプリング
周波数に対して非常に小さいフィルタを構成すると容量
比が大きくなる。
考慮すると単位容量を極端に小さくすることはできな
い。従って、結果的に容量のためにチップ面積を大きく
せざるを得ない。即ち、第５図に示したような従来の回
路によるフィルタで、カットオフ周波数がサンプリング
周波数に対して非常に小さいフィルタを構成すると容量
比が大きくなる。
更に、容量が大きくなると、大容量を駆動するために演
算増幅器の負荷容量が大きくなり、消費電力も増加す
る。
算増幅器の負荷容量が大きくなり、消費電力も増加す
る。
以上、ハイパスフィルタについて説明したが、その他の
フィルタについても同様である。
フィルタについても同様である。
発明が解決しようとする課題 上述したように、従来のスイッチトキャパシタ回路の構
成では、カットオフ周波数がサンプリング周波数に比べ
て非常に小さいフィルタを構成した場合に、容量比が大
きくなるのでチップ面積が大きくなるという問題があ
る。
成では、カットオフ周波数がサンプリング周波数に比べ
て非常に小さいフィルタを構成した場合に、容量比が大
きくなるのでチップ面積が大きくなるという問題があ
る。
また、演算増幅器の負荷容量が大きくなって大容量をド
ライブしなければならないので、消費電力も増加すると
いう問題がある。
ライブしなければならないので、消費電力も増加すると
いう問題がある。
そこで、本発明の目的は、容量比が小さく消費電力も小
さい、集積回路化によく馴染む新規なスイッチトキャパ
シタ回路を提供することにある。
さい、集積回路化によく馴染む新規なスイッチトキャパ
シタ回路を提供することにある。
課題を解決するための手段 即ち、本発明に従い、演算増幅器と、入力端子と該演算
増幅器の反転入力端子との間に接続された容量または第
１スイッチトキャパシタ回路と、該演算増幅器の反転入
力端子に一端が接続された第２スイッチトキャパシタ回
路と、該演算増幅器の出力と該第２スイッチトキャパシ
タ回路の他端との間に接続され該演算増幅器の出力電圧
を所定の割合で分割する分割回路とを具備することを特
徴とするスイッチトキャパシタ回路が提供される。
増幅器の反転入力端子との間に接続された容量または第
１スイッチトキャパシタ回路と、該演算増幅器の反転入
力端子に一端が接続された第２スイッチトキャパシタ回
路と、該演算増幅器の出力と該第２スイッチトキャパシ
タ回路の他端との間に接続され該演算増幅器の出力電圧
を所定の割合で分割する分割回路とを具備することを特
徴とするスイッチトキャパシタ回路が提供される。
作用 前述した従来のスイッチトキャパシタ回路に対し、本発
明に係るスイッチトキャパシタ回路は、演算増幅器の出
力電圧を一定分割する機能をもつスイッチトキャパシタ
回路を更に具備していることをその主要な特徴としてい
る。
明に係るスイッチトキャパシタ回路は、演算増幅器の出
力電圧を一定分割する機能をもつスイッチトキャパシタ
回路を更に具備していることをその主要な特徴としてい
る。
以下に図面を参照して本発明をより具体的に詳述する
が、以下の開示は本発明の一実施例に過ぎず、本発明の
技術的範囲を何ら限定するものではない。
が、以下の開示は本発明の一実施例に過ぎず、本発明の
技術的範囲を何ら限定するものではない。
実施例 第１図に本発明の一実施例のスイッチトキャパシタ回路
を示す。同図において、INは入力端子、OUTは出力端
子、S1、S2、S3、S4、S5、S6、S7は第２図に示すクロッ
ク信号φ、によりオンオフするMOSトランジスタによ
り構成されるスイッチであり、OP1、OP2は演算増幅器、
CA、CB、CC、CD、CEは容量である。
を示す。同図において、INは入力端子、OUTは出力端
子、S1、S2、S3、S4、S5、S6、S7は第２図に示すクロッ
ク信号φ、によりオンオフするMOSトランジスタによ
り構成されるスイッチであり、OP1、OP2は演算増幅器、
CA、CB、CC、CD、CEは容量である。
クロック信号φがハイレベルになると、スイッチS1、
S3、S7がオン、スイッチS2、S4、S5、S6がオン、スイッ
チS1、S3、S7がオフとなる。尚、これらのクロック信号
は、同時にハイレベルにならないようにタイミングが設
定されている。
S3、S7がオン、スイッチS2、S4、S5、S6がオン、スイッ
チS1、S3、S7がオフとなる。尚、これらのクロック信号
は、同時にハイレベルにならないようにタイミングが設
定されている。
第１図における回路１の伝達関係Ｈ（Ｚ）は、 で与えられ、容量CD、CEの値を変えることにより、任意
の利得を得ることができる。従ってα＝CD/CEとおく
と、第１図に示す回路は、第３図のように表すことがで
きる。
の利得を得ることができる。従ってα＝CD/CEとおく
と、第１図に示す回路は、第３図のように表すことがで
きる。
第３図に示す回路の伝達関数Ｈ（Ｚ）は、 であり、α＝１の時（１）式と等しくなる。
そこで前記従来例と同様にカットオフ周波数10Hz、サン
プリング周波数100KHzのハイパスフィルタを構成する場
合について検討すると、 CA＝CB＝１、 αCC＝0.0006 となる。
プリング周波数100KHzのハイパスフィルタを構成する場
合について検討すると、 CA＝CB＝１、 αCC＝0.0006 となる。
ここで、α＝0.02となるように設計すればCC＝0.03であ
り、最小の容量CCを単位容量１とすると、CA＝CB＝31と
なる。また、α＝0.02より、CDを単位容量１とする。CE
＝50となる。
り、最小の容量CCを単位容量１とすると、CA＝CB＝31と
なる。また、α＝0.02より、CDを単位容量１とする。CE
＝50となる。
従って、単位容量総和は114個となり、従来のスイッチ
トキャパシタ回路に比べて、チップ面積を大幅に小さく
することができ、同時に消費電力も小さくすることがで
きる。
トキャパシタ回路に比べて、チップ面積を大幅に小さく
することができ、同時に消費電力も小さくすることがで
きる。
実施例２ 第４図に、本発明の第２の実施例のスイッチトキャパシ
タ回路を示す。図に於いて、S1、S2、S3、S4、S5、S6、
S7は、第２図に示すようなクロック信号φ、によりオ
ンオフするスイッチである。即ち、第４図に示す回路
は、スイッチのフェーズのみが第１図と異なる。
タ回路を示す。図に於いて、S1、S2、S3、S4、S5、S6、
S7は、第２図に示すようなクロック信号φ、によりオ
ンオフするスイッチである。即ち、第４図に示す回路
は、スイッチのフェーズのみが第１図と異なる。
本実施例のスイッチトキャパシタ回路の伝達関数Ｈ
（Ｚ）は次式で与えられる。
（Ｚ）は次式で与えられる。
簡単のため、CB＝１とおき、（３）式と比較すると、第
１の実施例と同様にカットオフ周波数がサンプリング周
波数に対して非常に小さいフィルタを構成する場合に
も、従来のスイッチトキャパシタ回路に比べて小さい面
積で実現することができる。
１の実施例と同様にカットオフ周波数がサンプリング周
波数に対して非常に小さいフィルタを構成する場合に
も、従来のスイッチトキャパシタ回路に比べて小さい面
積で実現することができる。
発明の効果 以上説明したように、本発明に係るスイッチトキャパシ
タ回路は、容量あるいはスイッチトキャパシタの一端子
と、演算増幅器の出力端子との接続間に、演算増幅器の
出力電圧を一定分割する機能をもつ回路を挿入すること
により、容量が小さく消費電力も少ない回路とすること
ができる。また、これらの効果によって、本発明に係る
スイッチトキャパシタ回路は集積化にも適している。
タ回路は、容量あるいはスイッチトキャパシタの一端子
と、演算増幅器の出力端子との接続間に、演算増幅器の
出力電圧を一定分割する機能をもつ回路を挿入すること
により、容量が小さく消費電力も少ない回路とすること
ができる。また、これらの効果によって、本発明に係る
スイッチトキャパシタ回路は集積化にも適している。
第１図は、本発明に係るスイッチトキャパシタ回路の具
体的な構成例を示す回路図であり、 第２図は、本発明の実施例のスイッチトキャパシタ回路
のタイミング図であり、 第３図は、第１図の動作を説明するための、第１図に示
した回路の等価回路を示す回路図であり、 第４図は、本発明の第２実施例の構成を示す回路図であ
り、 第５図は、従来のスイッチトキャパシタ回路の例として
挙げた一次スイッチトキャパシタハイパスフィルタの構
成を示す回路図である。 （主な参照番号） S1、S2、S3、S4、S5、S6、S7……スイッチ、 OP1、OP2……演算増幅器、 CA、CB、CC、CD、CE……容量
体的な構成例を示す回路図であり、 第２図は、本発明の実施例のスイッチトキャパシタ回路
のタイミング図であり、 第３図は、第１図の動作を説明するための、第１図に示
した回路の等価回路を示す回路図であり、 第４図は、本発明の第２実施例の構成を示す回路図であ
り、 第５図は、従来のスイッチトキャパシタ回路の例として
挙げた一次スイッチトキャパシタハイパスフィルタの構
成を示す回路図である。 （主な参照番号） S1、S2、S3、S4、S5、S6、S7……スイッチ、 OP1、OP2……演算増幅器、 CA、CB、CC、CD、CE……容量
Claims (1)
- 【請求項１】演算増幅器と、入力端子と該演算増幅器の
反転入力端子との間に接続された容量または第１スイッ
チトキャパシタ回路と、該演算増幅器の反転入力端子に
一端が接続された第２スイッチトキャパシタ回路と、該
演算増幅器の出力と該第２スイッチトキャパシタ回路の
他端との間に接続され該演算増幅器の出力電圧を所定の
割合で分割する分割回路とを具備することを特徴とする
スイッチトキャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275456A JPH0770969B2 (ja) | 1988-10-31 | 1988-10-31 | スイッチトキャパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275456A JPH0770969B2 (ja) | 1988-10-31 | 1988-10-31 | スイッチトキャパシタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02121514A JPH02121514A (ja) | 1990-05-09 |
| JPH0770969B2 true JPH0770969B2 (ja) | 1995-07-31 |
Family
ID=17555779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63275456A Expired - Lifetime JPH0770969B2 (ja) | 1988-10-31 | 1988-10-31 | スイッチトキャパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770969B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4210872A (en) * | 1978-09-08 | 1980-07-01 | American Microsystems, Inc. | High pass switched capacitor filter section |
| JPS57127323A (en) * | 1981-01-30 | 1982-08-07 | Toshiba Corp | Switched capacitor filter |
| JPS59133723A (ja) * | 1983-01-21 | 1984-08-01 | Hitachi Ltd | スイツチド・キヤパシタ・フイルタ |
| JPS60214621A (ja) * | 1984-04-10 | 1985-10-26 | Nec Corp | スイツチトキヤパシタ形高域通過フイルタ |
-
1988
- 1988-10-31 JP JP63275456A patent/JPH0770969B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02121514A (ja) | 1990-05-09 |
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