JPH021178A - 多結晶ダイオードおよびその製造方法 - Google Patents
多結晶ダイオードおよびその製造方法Info
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- JPH021178A JPH021178A JP3059389A JP3059389A JPH021178A JP H021178 A JPH021178 A JP H021178A JP 3059389 A JP3059389 A JP 3059389A JP 3059389 A JP3059389 A JP 3059389A JP H021178 A JPH021178 A JP H021178A
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- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 59
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 19
- 230000015556 catabolic process Effects 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 239000013078 crystal Substances 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 2
- 239000010410 layer Substances 0.000 description 51
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000005355 Hall effect Effects 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 210000003128 head Anatomy 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多結晶ダイオードに係わり、特に基板上の多結
晶シリコン層内に形成されるもので、順方向・逆方向と
もに使用可能な多結晶ダイオードに関する。
晶シリコン層内に形成されるもので、順方向・逆方向と
もに使用可能な多結晶ダイオードに関する。
多結晶シリコン層内に形成されるダイオードは酸化膜に
よる絶縁分離が容易な為に、パワーMOSトランジスタ
等の比較的高電圧を駆動する装置に内蔵され、サージ吸
収等の高い耐圧を要求される部分に使用されている。
よる絶縁分離が容易な為に、パワーMOSトランジスタ
等の比較的高電圧を駆動する装置に内蔵され、サージ吸
収等の高い耐圧を要求される部分に使用されている。
ところで単結晶シリコン内にダイオードを形成する場合
、高い耐圧を得る為には高濃度に不純物を有するP型頭
域及びN型領域間に低濃度に不純物を有する低濃度領域
を形成L、その低濃度領域の幅を所定の耐圧を得るのに
必要な幅(これはその時に伸びる空乏層の幅により決ま
るが、数十■の耐圧の場合、10μm以下である)に設
定している。このようなダイオードは、順方向で用いる
場合にも、低い順方向抵抗を持つ良好な特性を示す。こ
れは単結晶シリコンを用いる場合、キャリアのライフタ
イムが長く、低濃度領域の幅を越える数十μmもの距離
までキャリア注入が起こるので、低濃度領域の幅の上限
値を特に意識して制限する必要がなく、その値を10μ
m程度以下にしておけば十分であり、順方向抵抗があま
り高くならないということに基づいている。
、高い耐圧を得る為には高濃度に不純物を有するP型頭
域及びN型領域間に低濃度に不純物を有する低濃度領域
を形成L、その低濃度領域の幅を所定の耐圧を得るのに
必要な幅(これはその時に伸びる空乏層の幅により決ま
るが、数十■の耐圧の場合、10μm以下である)に設
定している。このようなダイオードは、順方向で用いる
場合にも、低い順方向抵抗を持つ良好な特性を示す。こ
れは単結晶シリコンを用いる場合、キャリアのライフタ
イムが長く、低濃度領域の幅を越える数十μmもの距離
までキャリア注入が起こるので、低濃度領域の幅の上限
値を特に意識して制限する必要がなく、その値を10μ
m程度以下にしておけば十分であり、順方向抵抗があま
り高くならないということに基づいている。
しかしながら、多結晶シリコン内に形成したダイオード
を順方向で用いる場合、多結晶シリコン内では粒界での
散乱やトラップの為にキャリアのライフタイムが極端に
短く、従って、高い耐圧を得る為に上述した単結晶シリ
コンにおける手法をそのまま適用すると、低濃度領域は
ほとんど抵抗となってしまい、しかも低濃度の多結晶シ
リコンは単結晶シリコンと比較して桁違いに抵抗が高い
のでダイオードの順方向抵抗は極めて高くなってしまう
。
を順方向で用いる場合、多結晶シリコン内では粒界での
散乱やトラップの為にキャリアのライフタイムが極端に
短く、従って、高い耐圧を得る為に上述した単結晶シリ
コンにおける手法をそのまま適用すると、低濃度領域は
ほとんど抵抗となってしまい、しかも低濃度の多結晶シ
リコンは単結晶シリコンと比較して桁違いに抵抗が高い
のでダイオードの順方向抵抗は極めて高くなってしまう
。
例えば、特開昭57−141962号公報にはそのよう
な構造を有する多結晶ダイオードが示されているが、標
準的な多結晶シリコン層の形成方法、即ち、LPGVD
装置を用いてデポ温度6(10)°C程度、圧力50P
a程度の条件にて、SiH。
な構造を有する多結晶ダイオードが示されているが、標
準的な多結晶シリコン層の形成方法、即ち、LPGVD
装置を用いてデポ温度6(10)°C程度、圧力50P
a程度の条件にて、SiH。
の熱分解を行い、膜厚1(10)0〜4(10)0人程
度の多結晶シ程度ン層を堆積した場合には、その後にア
ニール処理を施したとしても、結晶の粒径は0.5μm
以下であり、キャリア拡散長は1μm以下となる。そし
て、このような膜質の多結晶シリコン層内に形成された
多結晶ダイオードにおいては、高い耐圧を得る為に低濃
度領域の幅を広くしていくと、低濃度領域内のキャリア
拡散長がその幅よりも短くなるような状態が生じてくる
ものであり、その結果、順方向抵抗が極めて高くなって
しまう。
度の多結晶シ程度ン層を堆積した場合には、その後にア
ニール処理を施したとしても、結晶の粒径は0.5μm
以下であり、キャリア拡散長は1μm以下となる。そし
て、このような膜質の多結晶シリコン層内に形成された
多結晶ダイオードにおいては、高い耐圧を得る為に低濃
度領域の幅を広くしていくと、低濃度領域内のキャリア
拡散長がその幅よりも短くなるような状態が生じてくる
ものであり、その結果、順方向抵抗が極めて高くなって
しまう。
そこで従来では高濃度に不純物を有するP型及びN型領
域が直接に接するダイオードを形成L、その場合、耐圧
が6V程度になるので高い耐圧を設定する為にそのダイ
オードを複数個直列接続している。しかしながら、この
ようにして形成されるダイオードにおいても、通常ダイ
オードを複数個接続することを考慮して1個当りの順方
向抵抗を決定しているので、全体として素子サイズが大
きくなり、又、順方向電流が流れ始めるまでの電圧■、
が上昇してしまうので、効率が悪くなるという問題があ
る。
域が直接に接するダイオードを形成L、その場合、耐圧
が6V程度になるので高い耐圧を設定する為にそのダイ
オードを複数個直列接続している。しかしながら、この
ようにして形成されるダイオードにおいても、通常ダイ
オードを複数個接続することを考慮して1個当りの順方
向抵抗を決定しているので、全体として素子サイズが大
きくなり、又、順方向電流が流れ始めるまでの電圧■、
が上昇してしまうので、効率が悪くなるという問題があ
る。
そこで本発明は、上記の問題点に鑑みなされたものであ
って、多結晶シリコン内に形成するダイオードにおいて
比較的高い耐圧、かつ低い順方向抵抗、低いvFを有す
るダイオードを提供することを目的としている。
って、多結晶シリコン内に形成するダイオードにおいて
比較的高い耐圧、かつ低い順方向抵抗、低いvFを有す
るダイオードを提供することを目的としている。
上記の課題を達成する為に、本発明の多結晶ダイオード
は、 基板上に形成された多結晶シリコン層内に不純物を含ま
ないか、あるいは低濃度に含み、且つ所定の幅Wを有す
る第1の領域と、該第1の領域を隔てて対向L、それぞ
れP型、N型不純物を高濃度に含む第2、第3の領域、
該第2、第3の領域にそれぞれ電気接続する電極とを備
えた多結晶ダイオードであって、 前記第1の領域内におけるキャリア拡散長をL、前記多
結晶ダイオードが必要とされる耐圧に相当する電圧を印
加した時に生じる空乏層の幅をWDとした場合に、 WD≦W≦L 上式の関係を満たすように、前記第1の領域における前
記多結晶シリコン層のnり質および前記所定の幅Wを設
定したことを特徴としている。
は、 基板上に形成された多結晶シリコン層内に不純物を含ま
ないか、あるいは低濃度に含み、且つ所定の幅Wを有す
る第1の領域と、該第1の領域を隔てて対向L、それぞ
れP型、N型不純物を高濃度に含む第2、第3の領域、
該第2、第3の領域にそれぞれ電気接続する電極とを備
えた多結晶ダイオードであって、 前記第1の領域内におけるキャリア拡散長をL、前記多
結晶ダイオードが必要とされる耐圧に相当する電圧を印
加した時に生じる空乏層の幅をWDとした場合に、 WD≦W≦L 上式の関係を満たすように、前記第1の領域における前
記多結晶シリコン層のnり質および前記所定の幅Wを設
定したことを特徴としている。
又、本発明の多結晶ダイオードの製造方法は、不純物を
含まないかあるいは低濃度に含む多結晶シリコン層のパ
ターンを基板上に形成する工程と、 前記多結晶シリコン層のキャリア移動度を大きくする工
程と、 前記多結晶シリコン層中の所定の幅を有する第1の領域
を隔てて対向する第2、第3の領域に、それぞれP型、
N型不純物を高濃度に導入する工程と、 前記第2、第3の領域にそれぞれ電気接続するようにし
て電極を形成する工程と を備えることを特徴としている。
含まないかあるいは低濃度に含む多結晶シリコン層のパ
ターンを基板上に形成する工程と、 前記多結晶シリコン層のキャリア移動度を大きくする工
程と、 前記多結晶シリコン層中の所定の幅を有する第1の領域
を隔てて対向する第2、第3の領域に、それぞれP型、
N型不純物を高濃度に導入する工程と、 前記第2、第3の領域にそれぞれ電気接続するようにし
て電極を形成する工程と を備えることを特徴としている。
〔作用]
そこで本発明によると、第1の領域の幅の下限値を必要
とされる耐圧に相当する電圧を加えた時に生じる空乏層
の幅に設定しているので、逆方向に電圧を印加した際に
バンチスルー現象は起きなくなり、必要とされるダイオ
ードの耐圧が確保される。又、その空乏層の幅よりも第
1の領域内でのキャリア拡散長の方が長くなるように、
例えば結晶の粒径を大きくして多結晶シリコン層の膜質
を調整すると共に、第1の領域の幅の上限値をそのキャ
リアの拡張長により設定しているので、第1の領域の幅
を越えるキャリア注入が起こり低い順方向抵抗となる。
とされる耐圧に相当する電圧を加えた時に生じる空乏層
の幅に設定しているので、逆方向に電圧を印加した際に
バンチスルー現象は起きなくなり、必要とされるダイオ
ードの耐圧が確保される。又、その空乏層の幅よりも第
1の領域内でのキャリア拡散長の方が長くなるように、
例えば結晶の粒径を大きくして多結晶シリコン層の膜質
を調整すると共に、第1の領域の幅の上限値をそのキャ
リアの拡張長により設定しているので、第1の領域の幅
を越えるキャリア注入が起こり低い順方向抵抗となる。
しかも、P−N接合が1つである為に低いVFが得られ
る。
る。
以下、本発明を図面に示す実施例を用いて説明する。尚
、本実施例においては、12V電源を有する自動車用と
して通常必要とされる耐圧15〜20Vのダイオードに
ついて説明する。
、本実施例においては、12V電源を有する自動車用と
して通常必要とされる耐圧15〜20Vのダイオードに
ついて説明する。
第1図は本発明の第1実施例のダイオードであり、同図
(a)にその断面図、同図(b)にその平面図を示して
いる。図において、1は単結晶シリコン基板であり、そ
の主表面上には酸化シリコン(SiO□)膜が形成され
る。3は酸化シリコン膜2上に選択的に形成される多結
晶シリコン層であり、その中には低濃度にN型不純物を
有する第1の領域3a、及び高濃度にP型不純物を有す
る第2の領域3b、高濃度にN型不純物を有する第3の
領域3Cが形成されている。4は熱酸化膜、5は多結晶
シリコンより成るマスク、6は眉間絶縁膜、7は電極で
ある。ここで、第1図(b)に示すように第1の領域3
aの幅Wは0.7〜2.0μmの範囲内の例えば1.5
μmに設定されている。
(a)にその断面図、同図(b)にその平面図を示して
いる。図において、1は単結晶シリコン基板であり、そ
の主表面上には酸化シリコン(SiO□)膜が形成され
る。3は酸化シリコン膜2上に選択的に形成される多結
晶シリコン層であり、その中には低濃度にN型不純物を
有する第1の領域3a、及び高濃度にP型不純物を有す
る第2の領域3b、高濃度にN型不純物を有する第3の
領域3Cが形成されている。4は熱酸化膜、5は多結晶
シリコンより成るマスク、6は眉間絶縁膜、7は電極で
ある。ここで、第1図(b)に示すように第1の領域3
aの幅Wは0.7〜2.0μmの範囲内の例えば1.5
μmに設定されている。
次に本実施例によるダイオードの製造工程を第2図(a
)〜(d)に示す断面図を用いて説明する。まず、第2
図(a)に示すように、単結晶シリコン基板lの主表面
上に例えば1050°C:、、weLHclの条件にて
熱酸化して1μm程度の酸化シリコン膜2を形成する。
)〜(d)に示す断面図を用いて説明する。まず、第2
図(a)に示すように、単結晶シリコン基板lの主表面
上に例えば1050°C:、、weLHclの条件にて
熱酸化して1μm程度の酸化シリコン膜2を形成する。
引続き、その酸化シリコン膜2上にLPCVD法により
1.75μmの厚さに成膜した多結晶シリコン層3を形
成L、後の高温熱処理時における多結晶シリコン層3の
欠落を防止するために酸素雰囲気中において1170°
Cで熱処理を行い、多結晶シリコン膜3の表面にキャッ
プ酸化層2aを形成L、そうした上でN2雰囲気中にお
いて1170°Cで熱処理を行い、多結晶シリコン層3
の結晶粒を大きくする。この時、多結晶シリコン層3の
結晶の粒径はこの高温熱処理工程により0.8μm程度
まで結晶成長する。その後、第2図(b)に示すように
熱酸化あるいはRIE法によりエツチングを行い、多結
晶シリコン層3を膜厚7(10)0人まで薄膜化する。
1.75μmの厚さに成膜した多結晶シリコン層3を形
成L、後の高温熱処理時における多結晶シリコン層3の
欠落を防止するために酸素雰囲気中において1170°
Cで熱処理を行い、多結晶シリコン膜3の表面にキャッ
プ酸化層2aを形成L、そうした上でN2雰囲気中にお
いて1170°Cで熱処理を行い、多結晶シリコン層3
の結晶粒を大きくする。この時、多結晶シリコン層3の
結晶の粒径はこの高温熱処理工程により0.8μm程度
まで結晶成長する。その後、第2図(b)に示すように
熱酸化あるいはRIE法によりエツチングを行い、多結
晶シリコン層3を膜厚7(10)0人まで薄膜化する。
次に、第2図(C)に示すように、その多結晶シリコン
層3に対してRIE法等によりフォトエツチングを行い
、所定の形状にする。そして、多結晶シリコン層3の表
面を熱酸化して熱酸化膜4を形成する。次にイオン注入
によりリン等のN型不純物を多結晶シリコン中の不純物
濃度が、ホール効果から濃度を測定した場合に1xlO
Is以下の例えば5 X 10 lthcm−’程度に
なる様に注入する。尚、この濃度は本発明のいう第1の
領域の不純物濃度に相当するが、この濃度を1×10′
8以下とした理由は、その値よりも高濃度になると抵抗
値が急激に小さくなり、かつ、耐圧が小さくなるからで
ある。
層3に対してRIE法等によりフォトエツチングを行い
、所定の形状にする。そして、多結晶シリコン層3の表
面を熱酸化して熱酸化膜4を形成する。次にイオン注入
によりリン等のN型不純物を多結晶シリコン中の不純物
濃度が、ホール効果から濃度を測定した場合に1xlO
Is以下の例えば5 X 10 lthcm−’程度に
なる様に注入する。尚、この濃度は本発明のいう第1の
領域の不純物濃度に相当するが、この濃度を1×10′
8以下とした理由は、その値よりも高濃度になると抵抗
値が急激に小さくなり、かつ、耐圧が小さくなるからで
ある。
その後、第2図(C)に示すように、この上の所定の領
域に短冊状の多結晶シリコン層を形成L、その層を次に
説明するイオン注入工程におけるマスク5とする。次に
マスク5を用いてB(ボロン)等のP型不純物、P(リ
ン)等のN型不純物をそれぞれイオン注入して第2の領
域3b、第3の領域3cを形成する。この第2、第3の
領域3b。
域に短冊状の多結晶シリコン層を形成L、その層を次に
説明するイオン注入工程におけるマスク5とする。次に
マスク5を用いてB(ボロン)等のP型不純物、P(リ
ン)等のN型不純物をそれぞれイオン注入して第2の領
域3b、第3の領域3cを形成する。この第2、第3の
領域3b。
3c内は約I X 10 ”〜10 ”cm−3の比較
的高濃度の不純物を有している。尚、通常のフォトレジ
ストを用いたアライメントによりイオン注入する場合に
は、誤差は±1.0μmと比較的大きく、又、多結晶シ
リコン内における不純物の横方向の拡散から、第1の領
域3aの幅を制御するのが困難であるが、本実施例のよ
うに、マスク5を用いてイオン注入する場合、不純物は
自己整合的(セルファライン)に拡散することになり、
誤差は±0.2μmと小さくアライメント精度が向上L
、第1の領域3aの幅を精度良く設定できる。その後、
導入した不純物の活性化のために、例えば1(10)0
°CN2中で30分はどアニールを行う。
的高濃度の不純物を有している。尚、通常のフォトレジ
ストを用いたアライメントによりイオン注入する場合に
は、誤差は±1.0μmと比較的大きく、又、多結晶シ
リコン内における不純物の横方向の拡散から、第1の領
域3aの幅を制御するのが困難であるが、本実施例のよ
うに、マスク5を用いてイオン注入する場合、不純物は
自己整合的(セルファライン)に拡散することになり、
誤差は±0.2μmと小さくアライメント精度が向上L
、第1の領域3aの幅を精度良く設定できる。その後、
導入した不純物の活性化のために、例えば1(10)0
°CN2中で30分はどアニールを行う。
次に、こうした上で第1図に示すように、例えばBPS
C;膜を約7(10)0人堆・積L、層間絶縁膜6を形
成すると共に、この層間絶縁層6及び熱酸化膜4に多結
晶シリコン層3まで達する開口部を形成して、それぞれ
第2−の領域3b、第3の領域3cに電気接続する電極
7a、7bを形成して本実施例のダイオードを構成する
。
C;膜を約7(10)0人堆・積L、層間絶縁膜6を形
成すると共に、この層間絶縁層6及び熱酸化膜4に多結
晶シリコン層3まで達する開口部を形成して、それぞれ
第2−の領域3b、第3の領域3cに電気接続する電極
7a、7bを形成して本実施例のダイオードを構成する
。
そこで、次に本実施例による作用を説明する。
電極?a、Tb間に逆方向に電圧が印加された場合、第
1の領域3aと第2の領域3b間にて形成されるPN接
合に空乏層が広がるが、両頭域の不純物濃度が2桁以上
達うので、その空乏層はほとんど第1の領域3a側に広
がる。ここで空乏層の幅が第1の領域3aの幅Wより広
くなると第3の領域3cに接して、パンチスルー現象が
起こるので、空乏層の幅、即ちほぼ第1の領域3aの幅
Wによってそのダイオードの耐圧が決定される。そこで
、本実施例では後述するように必要とされる耐圧(本例
の場合20Vとする)に相当する電圧を印加した時に生
じる空乏層の幅(約0.7μm)よりも幅Wの方を広く
しているので、耐圧は第1の領域3aによってのみ決定
され、耐圧15〜20■は確保される。
1の領域3aと第2の領域3b間にて形成されるPN接
合に空乏層が広がるが、両頭域の不純物濃度が2桁以上
達うので、その空乏層はほとんど第1の領域3a側に広
がる。ここで空乏層の幅が第1の領域3aの幅Wより広
くなると第3の領域3cに接して、パンチスルー現象が
起こるので、空乏層の幅、即ちほぼ第1の領域3aの幅
Wによってそのダイオードの耐圧が決定される。そこで
、本実施例では後述するように必要とされる耐圧(本例
の場合20Vとする)に相当する電圧を印加した時に生
じる空乏層の幅(約0.7μm)よりも幅Wの方を広く
しているので、耐圧は第1の領域3aによってのみ決定
され、耐圧15〜20■は確保される。
又、本実施例においては高温熱処理を行い、粒径を0.
8μm程度まで成長させているので、第1の領域3a内
においてはキャリア拡張長が2μmになり、この値は前
記の空乏層の幅(約0.7μm)よりも長くなる。そし
て、約2〜3μmのキャリア注入が起こるので、第1の
領域3aの幅Wを2μm以下とすれば、この第1の領域
3aの幅Wを越えるキャリア注入が起こることとなり、
何ら第1の領域3aが抵抗として作用することがなく、
ダイオードの順方向抵抗が低くなる。さらに、従来技術
のようにダイオード(PN接合)を複数個直接接続する
ことなく、1つのPN接合にて構成しているので■Fの
値も低くなる。
8μm程度まで成長させているので、第1の領域3a内
においてはキャリア拡張長が2μmになり、この値は前
記の空乏層の幅(約0.7μm)よりも長くなる。そし
て、約2〜3μmのキャリア注入が起こるので、第1の
領域3aの幅Wを2μm以下とすれば、この第1の領域
3aの幅Wを越えるキャリア注入が起こることとなり、
何ら第1の領域3aが抵抗として作用することがなく、
ダイオードの順方向抵抗が低くなる。さらに、従来技術
のようにダイオード(PN接合)を複数個直接接続する
ことなく、1つのPN接合にて構成しているので■Fの
値も低くなる。
尚、以上の説明はダイオードの耐圧を15〜20■にす
るという目的に基づき成されているが、その耐圧を任意
に設定したい場合には以下のようにして第1の領域3a
の幅Wの下限値を設定すればよい。
るという目的に基づき成されているが、その耐圧を任意
に設定したい場合には以下のようにして第1の領域3a
の幅Wの下限値を設定すればよい。
つまり、幅Wの下限値を決定するのに考慮される空乏層
の幅Woは にて表されることがわかっており、必要とされる耐圧■
から求まる空乏層の幅WDをその下限値とすれば良い。
の幅Woは にて表されることがわかっており、必要とされる耐圧■
から求まる空乏層の幅WDをその下限値とすれば良い。
尚、(1)式においてに、はシリコンの比誘電率であり
、多結晶の場合も単結晶の場合と同じであるとしてその
値を11.9とする。ε。は真空の誘電率で8゜85
X I O−” F 7cm、 qは素電荷で1.6
x t 0−19C,NAは第1の領域3aの不純物濃
度である。又、耐圧■と不純物濃度NAとは独立してい
ないので、次式 により求めることもできる。尚、(2)式においてE。
、多結晶の場合も単結晶の場合と同じであるとしてその
値を11.9とする。ε。は真空の誘電率で8゜85
X I O−” F 7cm、 qは素電荷で1.6
x t 0−19C,NAは第1の領域3aの不純物濃
度である。又、耐圧■と不純物濃度NAとは独立してい
ないので、次式 により求めることもできる。尚、(2)式においてE。
はPN接合が降伏を起こす臨界電界であり、実験値に基
づいて計算することができる。そこで例えば上記実施例
の場合には20Vの耐圧を狙いとすると空乏層の幅WD
は約0.7μmとなるものである。
づいて計算することができる。そこで例えば上記実施例
の場合には20Vの耐圧を狙いとすると空乏層の幅WD
は約0.7μmとなるものである。
次に、幅Wの上限値を決定するのに考慮されるキャリア
の拡11を長しは多結晶シリコン3の膜質により変化す
るものであり、実測すれば求めることができる。例えば
、ホール移動度を実測してキャリア注入を算出L、抵抗
値測定によりキャリア移動度μを算出する。そして、ア
インシュタインの関係式 μ= D、 ・・・・旧・・
(3)KT より拡散係数り、を求める。尚、(3〕弐においてKは
ボルツマン定数で、1.38 x 10−”J KTは
絶対温度である。
の拡11を長しは多結晶シリコン3の膜質により変化す
るものであり、実測すれば求めることができる。例えば
、ホール移動度を実測してキャリア注入を算出L、抵抗
値測定によりキャリア移動度μを算出する。そして、ア
インシュタインの関係式 μ= D、 ・・・・旧・・
(3)KT より拡散係数り、を求める。尚、(3〕弐においてKは
ボルツマン定数で、1.38 x 10−”J KTは
絶対温度である。
又、ライフタイムτをキャリア減衰法等により実測する
か、次式 %式%(4) より求める。尚、(4)弐においてnlは真性キャリア
濃度であり、WbおよびJ、はそれぞれ所定の逆方向バ
イアスを印加した時に生じる空乏層の幅および生成電流
密度であり、W、は式(1)から、J、はダイオードの
逆方向リーク電流から求める。
か、次式 %式%(4) より求める。尚、(4)弐においてnlは真性キャリア
濃度であり、WbおよびJ、はそれぞれ所定の逆方向バ
イアスを印加した時に生じる空乏層の幅および生成電流
密度であり、W、は式(1)から、J、はダイオードの
逆方向リーク電流から求める。
以上により、
L−V/D、τ ・・・・旧・・(
5)の関係式を用いて(3)、 (4)式から求めたD
11+ τを代入して、 により幅Wの上限値となるキャリア拡散長りを求める。
5)の関係式を用いて(3)、 (4)式から求めたD
11+ τを代入して、 により幅Wの上限値となるキャリア拡散長りを求める。
例えば上記実施例の場合にはμ=150C111/V
−5ec、D、=4ctA/sec 、 r=0.1
μsecであり、拡散長L=2μmとなる。
−5ec、D、=4ctA/sec 、 r=0.1
μsecであり、拡散長L=2μmとなる。
そこで、本発明によると、ダイオードの必要とされる耐
圧を確保する為に、上記(1)あるいは(2)式から第
1の領域の幅Wの下限値が設定され、又、順方向抵抗を
低くする為にまず上記(6)式において第1の領域内に
おけるキャリア拡散長しがこの下限値より長くなるよう
にキャリア移動度μを設定する必要があり、例えば多結
晶シリコン層の結晶の粒径を大きくすることにより達成
する。そうした上で、幅Wの上限値をこの時のキャリア
拡散長しより短くなるように設定すれば良いものである
。
圧を確保する為に、上記(1)あるいは(2)式から第
1の領域の幅Wの下限値が設定され、又、順方向抵抗を
低くする為にまず上記(6)式において第1の領域内に
おけるキャリア拡散長しがこの下限値より長くなるよう
にキャリア移動度μを設定する必要があり、例えば多結
晶シリコン層の結晶の粒径を大きくすることにより達成
する。そうした上で、幅Wの上限値をこの時のキャリア
拡散長しより短くなるように設定すれば良いものである
。
これを式にして表わすと、
WD≦W≦L
上式の関係を満たすように、第1の領域における多結晶
シリコン層の膜質および幅Wを設定すれば良いのである
。
シリコン層の膜質および幅Wを設定すれば良いのである
。
次に、本発明の第2実施例を第3図を用いて説明する。
上記第1実施例においては、第1の領域としてN型不純
物を有する領域3aを形成しているが、本実施例ではP
型不純物を有する領域3dを形成する。本実施例の多結
晶ダイオードの製造方法は上記第1実施例の方法と同様
のもので良いが、本実施例においては第1の領域3dの
不純物濃度を2 X 1016c+n−”としている。
物を有する領域3aを形成しているが、本実施例ではP
型不純物を有する領域3dを形成する。本実施例の多結
晶ダイオードの製造方法は上記第1実施例の方法と同様
のもので良いが、本実施例においては第1の領域3dの
不純物濃度を2 X 1016c+n−”としている。
第4図は、本実施例において第1の領域3dの幅Wを変
えて電流密度IA/crAの場合のダイオードの順方向
電圧を測定したものである。第1の領域3dの不純物濃
度を2 X 10 ”cm−”にする場合にはキャリア
拡散長は約2.2μmになるが、幅Wがこの2.2μm
より長くなると順方向電圧が高くなっており、キャリア
拡11シ長が幅Wよりも小さくなる為に、順方向抵抗が
高くなっていることがわかる。
えて電流密度IA/crAの場合のダイオードの順方向
電圧を測定したものである。第1の領域3dの不純物濃
度を2 X 10 ”cm−”にする場合にはキャリア
拡散長は約2.2μmになるが、幅Wがこの2.2μm
より長くなると順方向電圧が高くなっており、キャリア
拡11シ長が幅Wよりも小さくなる為に、順方向抵抗が
高くなっていることがわかる。
第5図は多結晶シリコン層の粒径とキャリア拡散長との
関係を示しており、図中丸プロットは上記(3)式にお
けるキャリア移動度(ホール移動度μ、)μをチャネル
移動度μeffより類推L、他のパラメータは実測して
求めた値であり、特にA点の値は上記第2実施例のダイ
オードの値である。又、三角プロットはライフタイムτ
が多結晶シリコン層の粒径に反比例すると仮定して丸プ
ロットの値からその比例定数を演算して、上記(5)式
から求めた値である。この図から粒径が大きくなればキ
ャリア移動度が大きくなり、キャリア拡散長が長くなる
ことがわかる。
関係を示しており、図中丸プロットは上記(3)式にお
けるキャリア移動度(ホール移動度μ、)μをチャネル
移動度μeffより類推L、他のパラメータは実測して
求めた値であり、特にA点の値は上記第2実施例のダイ
オードの値である。又、三角プロットはライフタイムτ
が多結晶シリコン層の粒径に反比例すると仮定して丸プ
ロットの値からその比例定数を演算して、上記(5)式
から求めた値である。この図から粒径が大きくなればキ
ャリア移動度が大きくなり、キャリア拡散長が長くなる
ことがわかる。
次に、本発明の第3実施例を第6図の電気回路図を用い
て説明する。本実施例は上記第1実施例あるいは第2実
施例にて示した多結晶ダイオードを昇圧回路の逆流防止
用のダイオードとして使用した例である。図中10.1
1.12はインバータ、13.14はキャパシタンスで
あり、15゜16.17は上述した多結晶ダイオードで
ある。
て説明する。本実施例は上記第1実施例あるいは第2実
施例にて示した多結晶ダイオードを昇圧回路の逆流防止
用のダイオードとして使用した例である。図中10.1
1.12はインバータ、13.14はキャパシタンスで
あり、15゜16.17は上述した多結晶ダイオードで
ある。
パルスが入力され昇圧動作が開始されると、ダイオード
15〜17の順方向に電流が流れるが、前述のように本
発明の多結晶ダイオードによると順方向抵抗が低いので
、ダイオードにて消費される電力が少なくてすみ、昇圧
された電圧を効率良く出力端子に出力することができる
。さらに、ダイオードの耐圧を第1の領域の幅Wにより
任意に設定できるので、逆流防止が可能である。このよ
うに本発明の多結晶ダイオードを昇圧回路に使用するこ
とは、高い耐圧、かつ低い順方向抵抗のおかげで極めて
有効である。尚、本実施例のように昇圧回路に多結晶ダ
イオードを使用する場合には、過渡的な電圧印加を考慮
して耐圧は電源電圧の2倍以上を要求されるので、自動
車用としては一般に30V以上の耐圧が要求され、第1
の領域の幅を約1.5〜2μ【nの間に設定する必要が
ある。
15〜17の順方向に電流が流れるが、前述のように本
発明の多結晶ダイオードによると順方向抵抗が低いので
、ダイオードにて消費される電力が少なくてすみ、昇圧
された電圧を効率良く出力端子に出力することができる
。さらに、ダイオードの耐圧を第1の領域の幅Wにより
任意に設定できるので、逆流防止が可能である。このよ
うに本発明の多結晶ダイオードを昇圧回路に使用するこ
とは、高い耐圧、かつ低い順方向抵抗のおかげで極めて
有効である。尚、本実施例のように昇圧回路に多結晶ダ
イオードを使用する場合には、過渡的な電圧印加を考慮
して耐圧は電源電圧の2倍以上を要求されるので、自動
車用としては一般に30V以上の耐圧が要求され、第1
の領域の幅を約1.5〜2μ【nの間に設定する必要が
ある。
次に、本発明の第4実施例を第7図を用いて説明する。
本実施例はその製造工程に特徴があり、同一基板上に上
述の多結晶ダイオード1(10)とMO3FET20Q
及びキャパシタンス3(10)を同時形成した例である
。その製造工程を順次説明すると、まずN−型Si基板
20内にP−型拡散領域21を形成L、N−型St基板
20の主表面上にフィールド酸化膜22を形成する。そ
の上に多結晶シリコン[23,24のパターンを形成す
る。
述の多結晶ダイオード1(10)とMO3FET20Q
及びキャパシタンス3(10)を同時形成した例である
。その製造工程を順次説明すると、まずN−型Si基板
20内にP−型拡散領域21を形成L、N−型St基板
20の主表面上にフィールド酸化膜22を形成する。そ
の上に多結晶シリコン[23,24のパターンを形成す
る。
キャパシタンス3(10)形成予定領域のフィールド酸
化膜22を部分的に除去する。ゲート酸化膜を形成した
後、多結晶シリコン層23.24内にそれぞれ低濃度の
P型、N型不純物を導入する。そして、多結晶シリコン
23.24上の所定領域およびキャパシタンス3(10
)形成予定領域の酸化膜上に多結晶シリコンJ’W25
.26.27を形成する。多結晶シリコン[25,26
をマスクとして多結晶シリコン層23内にはMO3FE
T2(10)のソース・ドレイン領域となるN°型領領
域23a23bを形成L、多結晶シリコン層24内には
高濃度に不純物を導入したP゛型領領域24aN”型領
域24bを形成する。1(10)0°Cにて熱処理を行
い、各領域の不純物を拡散して活性化を行う。
化膜22を部分的に除去する。ゲート酸化膜を形成した
後、多結晶シリコン層23.24内にそれぞれ低濃度の
P型、N型不純物を導入する。そして、多結晶シリコン
23.24上の所定領域およびキャパシタンス3(10
)形成予定領域の酸化膜上に多結晶シリコンJ’W25
.26.27を形成する。多結晶シリコン[25,26
をマスクとして多結晶シリコン層23内にはMO3FE
T2(10)のソース・ドレイン領域となるN°型領領
域23a23bを形成L、多結晶シリコン層24内には
高濃度に不純物を導入したP゛型領領域24aN”型領
域24bを形成する。1(10)0°Cにて熱処理を行
い、各領域の不純物を拡散して活性化を行う。
そして、層間絶縁膜となるBPSG膜28膜形8L、最
後に各領域に接続するA 1.電極29を形成する。
後に各領域に接続するA 1.電極29を形成する。
本実施例によると、多結晶ダイオード1(10)のP°
型領領域24aびN°型領領域24b形成する為にマス
クとして使用する多結晶シリコン層26をMO3FET
2(10)のゲート電極となる多結晶シリコン層25及
びキャパシタンス3(10)の一方の電極となる多結晶
シリコン層27と同時に形成できるので、工程の簡略化
が計れる。
型領領域24aびN°型領領域24b形成する為にマス
クとして使用する多結晶シリコン層26をMO3FET
2(10)のゲート電極となる多結晶シリコン層25及
びキャパシタンス3(10)の一方の電極となる多結晶
シリコン層27と同時に形成できるので、工程の簡略化
が計れる。
以上、本発明を上記実施例を用いて説明したが、本発明
はそれに限定されることなく、その主旨を逸脱しない限
り種々変形可能であり、例えば以下のようにしてもよい
。
はそれに限定されることなく、その主旨を逸脱しない限
り種々変形可能であり、例えば以下のようにしてもよい
。
■多結晶シリコン層3を形成する基板としては半導体基
板を用いる事なく絶縁性基板を用いてもよい。
板を用いる事なく絶縁性基板を用いてもよい。
■第1の領域は、第2、第3の領域に対してその不純物
濃度が低濃度であるか、不純物を含まなければよく、I
型(真個)領域としてもよい。
濃度が低濃度であるか、不純物を含まなければよく、I
型(真個)領域としてもよい。
又、本発明でいう多結晶シリコン層は、第1の領域内に
少なくとも1つの粒界が存在するものを意味する。
少なくとも1つの粒界が存在するものを意味する。
■上記第1実施例においては、多結晶シリコン層3の結
晶を大粒径化する方法として、特願昭62−70741
号に示されている方法、即ち、膜厚を0.5μm以上と
して、その後に高温熱処理を施す処理を行っているが、
大粒径化する方法としてはこの他にレーザーアニールあ
るいは固相成長等の方法であっても良い。
晶を大粒径化する方法として、特願昭62−70741
号に示されている方法、即ち、膜厚を0.5μm以上と
して、その後に高温熱処理を施す処理を行っているが、
大粒径化する方法としてはこの他にレーザーアニールあ
るいは固相成長等の方法であっても良い。
以上述べたように本発明によると、多結晶シリコン層の
膜質を調整して、必要とされる耐圧に相当する空乏層の
幅よりもキャリア拡散長を長くすると共に、第1の領域
の幅をキャリア’IJj1敗長、および必要とされる耐
圧に相当する電圧を印加した時に生じる空乏層の幅によ
り設定しているから、比較的高い耐圧が得られ、且つ低
い順方向抵抗、低い■、にすることができる。又、本発
明によるダイオードは素子サイズが小さく集積化に適す
るという効果がある。
膜質を調整して、必要とされる耐圧に相当する空乏層の
幅よりもキャリア拡散長を長くすると共に、第1の領域
の幅をキャリア’IJj1敗長、および必要とされる耐
圧に相当する電圧を印加した時に生じる空乏層の幅によ
り設定しているから、比較的高い耐圧が得られ、且つ低
い順方向抵抗、低い■、にすることができる。又、本発
明によるダイオードは素子サイズが小さく集積化に適す
るという効果がある。
第1図(a)、 (b)は本発明の第1実施例の多結晶
ダイオードを示す断面図及び平面図、第2図(a)〜(
d)は第1図の実施例の製造工程を説明する為の断面図
、第3図は本発明の第2実施例の多結晶ダイオードを示
す断面図、第4図は第1の領域の幅とダイオードの順方
向電圧との関係を示す特性図、第5図は粒径とキャリア
拡散長との関係を示す特性図、第6図は本発明の第3実
施例の昇圧回路の電気回路図、第7図は本発明の第4実
施例を説明する為の断面図である。 l・・・単結晶シリコン基板、2・・・酸化シリコン膜
。 3・・・多結晶シリコン層、3a、3d・・・第1の領
域。 3b・・・第2の領域、3c・・・第3の領域、5・・
・マスク、15.16,17,1(10)・・・多結晶
ダイオード、2(10)・MOSFET、3(10)・
・・キャパシタンス。 代理人弁理士 岡 部 隆 (ほか1名) (b) 第1図 1−・単7帖轟シソコシJ!薙 2 − e&4仁シックニ臘 3−9)8晶シソコシ層 ) 冨1Φ錆、戚 3b 第20釦成 3C・冨3の窄iK 5・ マスク (a) 第3図 第1゜領域の惺W(μm) 第 図 傳1L了j辷 (,41m) 第 図 第 図
ダイオードを示す断面図及び平面図、第2図(a)〜(
d)は第1図の実施例の製造工程を説明する為の断面図
、第3図は本発明の第2実施例の多結晶ダイオードを示
す断面図、第4図は第1の領域の幅とダイオードの順方
向電圧との関係を示す特性図、第5図は粒径とキャリア
拡散長との関係を示す特性図、第6図は本発明の第3実
施例の昇圧回路の電気回路図、第7図は本発明の第4実
施例を説明する為の断面図である。 l・・・単結晶シリコン基板、2・・・酸化シリコン膜
。 3・・・多結晶シリコン層、3a、3d・・・第1の領
域。 3b・・・第2の領域、3c・・・第3の領域、5・・
・マスク、15.16,17,1(10)・・・多結晶
ダイオード、2(10)・MOSFET、3(10)・
・・キャパシタンス。 代理人弁理士 岡 部 隆 (ほか1名) (b) 第1図 1−・単7帖轟シソコシJ!薙 2 − e&4仁シックニ臘 3−9)8晶シソコシ層 ) 冨1Φ錆、戚 3b 第20釦成 3C・冨3の窄iK 5・ マスク (a) 第3図 第1゜領域の惺W(μm) 第 図 傳1L了j辷 (,41m) 第 図 第 図
Claims (10)
- (1)基板上に形成された多結晶シリコン層内に不純物
を含まないか、あるいは低濃度に含み、且つ所定の幅W
を有する第1の領域と、該第1の領域を隔てて対向し、
それぞれP型、N型不純物を高濃度に含む第2、第3の
領域、該第2、第3の領域にそれぞれ電気接続する電極
とを備えた多結晶ダイオードであって、 前記第1の領域内におけるキャリア拡散長をL、前記多
結晶ダイオードが必要とされる耐圧に相当する電圧を印
加した時に生じる空乏層の幅をW_0とした場合に、 W_0≦W≦L 上式の関係を満たすように、前記第1の領域における前
記多結晶シリコン層の膜質および前記所定の幅Wを設定
したことを特徴とする多結晶ダイオード。 - (2)基板上に形成された多結晶シリコン層内に不純物
を含まないか、あるいは低濃度に含み、且つ所定の幅W
を有する第1の領域と、該第1の領域を隔てて対向し、
それぞれP型、N型不純物を高濃度に含む第2、第3の
領域、該第2、第3の領域にそれぞれ電気接続する電極
とを備えた多結晶ダイオードであって、 ▲数式、化学式、表等があります▼≦W≦▲数式、化学
式、表等があります▼ (ここで、K_Sはシリコンの比誘電率、ε_0は真空
の誘電率、qは素電荷、N_Aは前記第1の領域の不純
物濃度、Vは前記ダイオードが必要とされる耐圧、Kは
ボルツマン定数、Tは絶対温度、μはキャリア移動度、
n_iは真性キャリア濃度、W_bは所定電圧を印加し
た時に生じる空乏層の幅、J_sは前記所定電圧を印加
した時の生成電流密度である。) 上式の関係を満たすように、前記第1の領域における前
記多結晶シリコン層のキャリア移動度μおよび前記所定
の幅Wを設定したことを特徴とする多結晶ダイオード。 - (3)前記多結晶シリコン層のキャリア移動度μの設定
は、上記関係式を満たすように前記多結晶シリコン層の
結晶の粒径を設定したものである請求項2記載の多結晶
ダイオード。 - (4)前記第1の領域の不純物濃度を1×10^1^6
cm^−^3以下とし、前記第2、第3の領域の不純物
濃度を1×10^2^0〜10^2^1cm^−^3に
設定した請求項1〜3のいずれかに記載の多結晶ダイオ
ード。 - (5)不純物を含まないかあるいは低濃度に含む多結晶
シリコン層のパターンを基板上に形成する工程と、 前記多結晶シリコン層のキャリア移動度を大きくする工
程と、 前記多結晶シリコン層中の所定の幅を有する第1の領域
を隔てて対向する第2、第3の領域に、それぞれP型、
N型不純物を高濃度に導入する工程と、 前記第2、第3の領域にそれぞれ電気接続するようにし
て電極を形成する工程と を備えることを特徴とする多結晶ダイオードの製造方法
。 - (6)前記キャリア移動度を大きくする工程は、前記多
結晶シリコン層の結晶の粒径を大きくする工程である請
求項5記載の多結晶ダイオードの製造方法。 - (7)前記多結晶シリコン層を形成する工程は、多結晶
シリコン層の不純物濃度が1×10^1^6cm^−^
3以下になるように形成する工程であり、前記P型、N
型不純物を導入する工程は、前記第2、第3の領域に不
純物濃度が1×10^2^0〜10^2^1cm^−^
3になるように不純物を導入する工程である請求項5及
び6のいずれかに記載の多結晶ダイオードの製造方法。 - (8)前記P型、N型不純物を導入する工程は、前記第
1の領域上に形成された短冊状の層をマスクとしてイオ
ン注入法により自己整合的に不純物を注入する工程であ
る請求項5〜7のいずれかに記載の多結晶ダイオードの
製造方法。 - (9)前記P型、N型不純物を導入する工程は、前記第
1の領域上に絶縁層を介して形成された短冊状の多結晶
シリコン層をマスクとしてイオン注入法により自己整合
的に不純物を注入する工程であり、しかも該マスクとし
て使用する多結晶シリコン層は、同一基板上に形成され
るFETのゲート電極と同時に形成されるものである請
求項5〜8のいずれかに記載の多結晶ダイオードの製造
方法。 - (10)前記P型、N型不純物を導入する工程において
、前記第1の領域の前記所定の幅の下限値は、前記多結
晶ダイオードが必要とされる耐圧に相当する電圧を印加
した時に生じる空乏層の幅により設定し、前記結晶の粒
径を大きくする工程は、前記所定の幅よりも前記第1の
領域内におけるキャリア拡散長が長くなるような粒径に
する工程である請求項5〜9のいずれかに記載の多結晶
ダイオードの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP1030593A JP2841419B2 (ja) | 1988-02-19 | 1989-02-09 | 多結晶ダイオードおよびその製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63-38418 | 1988-02-19 | ||
JP3841888 | 1988-02-19 | ||
JP1030593A JP2841419B2 (ja) | 1988-02-19 | 1989-02-09 | 多結晶ダイオードおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH021178A true JPH021178A (ja) | 1990-01-05 |
JP2841419B2 JP2841419B2 (ja) | 1998-12-24 |
Family
ID=26368977
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1030593A Expired - Fee Related JP2841419B2 (ja) | 1988-02-19 | 1989-02-09 | 多結晶ダイオードおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2841419B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5475244A (en) * | 1990-10-31 | 1995-12-12 | Canon Kabushiki Kaisha | MIS transistor having second conductivity type source and drain regions sandwiching a channel region of a first conductivity type of a first semiconductor material formed on an insulating substrate, and a gate electrode formed on a main surface |
US5631187A (en) * | 1988-12-02 | 1997-05-20 | Motorola, Inc. | Method for making semiconductor device having high energy sustaining capability and a temperature compensated sustaining voltage |
JP2006140511A (ja) * | 2005-12-09 | 2006-06-01 | Seiko Epson Corp | 半導体装置および電気光学装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57197860A (en) * | 1981-05-29 | 1982-12-04 | Toshiba Corp | Semiconductor device |
-
1989
- 1989-02-09 JP JP1030593A patent/JP2841419B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS57197860A (en) * | 1981-05-29 | 1982-12-04 | Toshiba Corp | Semiconductor device |
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US5631187A (en) * | 1988-12-02 | 1997-05-20 | Motorola, Inc. | Method for making semiconductor device having high energy sustaining capability and a temperature compensated sustaining voltage |
US5475244A (en) * | 1990-10-31 | 1995-12-12 | Canon Kabushiki Kaisha | MIS transistor having second conductivity type source and drain regions sandwiching a channel region of a first conductivity type of a first semiconductor material formed on an insulating substrate, and a gate electrode formed on a main surface |
JP2006140511A (ja) * | 2005-12-09 | 2006-06-01 | Seiko Epson Corp | 半導体装置および電気光学装置 |
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Publication number | Publication date |
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JP2841419B2 (ja) | 1998-12-24 |
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