JPH021106A - パターン形成方法 - Google Patents
パターン形成方法Info
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- JPH021106A JPH021106A JP63176060A JP17606088A JPH021106A JP H021106 A JPH021106 A JP H021106A JP 63176060 A JP63176060 A JP 63176060A JP 17606088 A JP17606088 A JP 17606088A JP H021106 A JPH021106 A JP H021106A
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- 230000015572 biosynthetic process Effects 0.000 title description 3
- 238000000034 method Methods 0.000 claims abstract description 36
- 238000010438 heat treatment Methods 0.000 claims description 12
- 239000000956 alloy Substances 0.000 claims description 10
- 229910045601 alloy Inorganic materials 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 230000007261 regionalization Effects 0.000 claims 2
- 238000010894 electron beam technology Methods 0.000 abstract description 26
- 238000000059 patterning Methods 0.000 description 9
- 239000002184 metal Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910017401 Au—Ge Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electrodes Of Semiconductors (AREA)
- Electron Beam Exposure (AREA)
- Junction Field-Effect Transistors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフォトレジストにビームを照射してアライメン
トマークを基準に描画を行うパターン形成方法に関し、
特に−括露光によるパターニングとビームの直接描画の
双方を用いるパターン形成方法に関する。
トマークを基準に描画を行うパターン形成方法に関し、
特に−括露光によるパターニングとビームの直接描画の
双方を用いるパターン形成方法に関する。
本発明は、フォトレジストにビームを照射してアライメ
ントマークを基準にしながら直接描画を行うパターン形
成方法において、アライメントマークを第1のパターン
と共に露光して形成し、そのアライメントマークを基準
に第1のパターンより微細な第2のパターンを直接描画
して形成することにより、効率良く所要のパターンを形
成するものである。
ントマークを基準にしながら直接描画を行うパターン形
成方法において、アライメントマークを第1のパターン
と共に露光して形成し、そのアライメントマークを基準
に第1のパターンより微細な第2のパターンを直接描画
して形成することにより、効率良く所要のパターンを形
成するものである。
半導体基板上に形成したレジスト層に微細なパターンを
形成するための技術として、電子ビーム或いは集束イオ
ンビーム(F I B)を利用した直接描画の技術が知
られている。そして、一般に、直接描画を行う場合には
、各チップ毎又は成る領域毎にアライメントマークが設
けられ、電子ビーム等によるパターニングはそのアライ
メントマークを基準として非常に良い精度で行われる。
形成するための技術として、電子ビーム或いは集束イオ
ンビーム(F I B)を利用した直接描画の技術が知
られている。そして、一般に、直接描画を行う場合には
、各チップ毎又は成る領域毎にアライメントマークが設
けられ、電子ビーム等によるパターニングはそのアライ
メントマークを基準として非常に良い精度で行われる。
第5図a〜第5図Cは従来のパターン形成方法を説明す
るための図であり、電界効果型トランジスタを形成する
例である。まず、第5図aに示すように、各チップ31
の一部にステッパー等の露光装置によって略十字状のア
ライメントマーク32が形成される0次に、第5図すに
示すように、電子ビームによる直接描画によってオーミ
ック電極であるソース電極33とドレイン電極34とが
形成される。ソース電極33とドレイン電極34は、そ
の平面上で微小な幅2oを以て対向して形成され、その
直接描画の位置の指定は上記アライメントマーク32を
基準としている。そして、さらに異なる材料層が再び電
子ビームを用いた直接描画によってパターニングされ、
第5図Cに示すように、上記ソース電極33と上記ドレ
イン電極34の開の微細な1pM t; oの中はどに
ゲート電極35が形成される。
るための図であり、電界効果型トランジスタを形成する
例である。まず、第5図aに示すように、各チップ31
の一部にステッパー等の露光装置によって略十字状のア
ライメントマーク32が形成される0次に、第5図すに
示すように、電子ビームによる直接描画によってオーミ
ック電極であるソース電極33とドレイン電極34とが
形成される。ソース電極33とドレイン電極34は、そ
の平面上で微小な幅2oを以て対向して形成され、その
直接描画の位置の指定は上記アライメントマーク32を
基準としている。そして、さらに異なる材料層が再び電
子ビームを用いた直接描画によってパターニングされ、
第5図Cに示すように、上記ソース電極33と上記ドレ
イン電極34の開の微細な1pM t; oの中はどに
ゲート電極35が形成される。
また、他の先行技術としては、高精度のパターンを電子
ビームにより露光し、高精度でないパターンを一括露光
によって、パターンを形成する方法があり、このような
技術は特公昭62−1246号公報にその記載がある。
ビームにより露光し、高精度でないパターンを一括露光
によって、パターンを形成する方法があり、このような
技術は特公昭62−1246号公報にその記載がある。
さらに、第6図a〜第6図Cに示すように、リセス部を
形成する高電子移動度トランジスタの製造工程において
は、ゲート電極の形成に際して2度の電子ビームの描画
が行われている。まず、第6図aに示すように、リセス
部の寸法に対応したパターンが基板61及び絶縁膜62
上のレジスト膜63に電子ビームの直接描画により形成
される。
形成する高電子移動度トランジスタの製造工程において
は、ゲート電極の形成に際して2度の電子ビームの描画
が行われている。まず、第6図aに示すように、リセス
部の寸法に対応したパターンが基板61及び絶縁膜62
上のレジスト膜63に電子ビームの直接描画により形成
される。
次に、第6図すに示すように、そのレジスト膜63をマ
スクとしたリセスエッチングによりリセス部64が形成
される。そして、第6図Cに示すように、再びレジスト
膜65が全面に塗布され、そのレジスト膜65に対し、
上記リセス部64上で開口部66が2度目の電子ビーム
の直接描画によって形成される。以下、その開口部66
内に、リフトオフによりゲートメタルが形成される。
スクとしたリセスエッチングによりリセス部64が形成
される。そして、第6図Cに示すように、再びレジスト
膜65が全面に塗布され、そのレジスト膜65に対し、
上記リセス部64上で開口部66が2度目の電子ビーム
の直接描画によって形成される。以下、その開口部66
内に、リフトオフによりゲートメタルが形成される。
上述の第5図a〜第5図Cのように、アライメントマー
ク32を形成した後に、ソース電極33゜ドレイン電極
34.ゲート電極35をそれぞれ電子ビームで描画した
場合には、全体を高精度なパターンにできるものの、そ
のスルーブツトが低下し、生産性を向上させることがで
きない。
ク32を形成した後に、ソース電極33゜ドレイン電極
34.ゲート電極35をそれぞれ電子ビームで描画した
場合には、全体を高精度なパターンにできるものの、そ
のスルーブツトが低下し、生産性を向上させることがで
きない。
また、第6図a〜第6図Cに示した技術でも同様に、ゲ
ート電極の形成工程だけで、スループントの低い電子ビ
ームの直接描画を2度行う必要がある。
ート電極の形成工程だけで、スループントの低い電子ビ
ームの直接描画を2度行う必要がある。
さらに、上述の公報記載の技術では、電子ビームと一括
露光を使い分けることで、その生産性を高めることが可
能となる。しかし、単にパターンの大小のみに注目して
使い分けを行うのみでは、十分な生産性の向上を図るこ
とができない。
露光を使い分けることで、その生産性を高めることが可
能となる。しかし、単にパターンの大小のみに注目して
使い分けを行うのみでは、十分な生産性の向上を図るこ
とができない。
そこで、本発明は、ビームによる直接描画から微細なパ
ターンを形成すると共に、十分な生産性の向上を図るこ
とが可能なパターン形成方法を提供することを目的とす
る。
ターンを形成すると共に、十分な生産性の向上を図るこ
とが可能なパターン形成方法を提供することを目的とす
る。
上述の目的を達成するために、本発明のパターン形成方
法では、フォトレジストにビームを照射して所要のパタ
ーンを形成する方法において、まず、第1のパターンを
アライメントマークと共にフォトマスクを用いて露光し
て形成する。その第1のパターンは、例えば、電界効果
型トランジスタを形成する場合において、オーミック電
極のパターンとすることができ゛、或いはリセス部形成
のだめのパターンとすることができる。露光は、所要の
レチクルを用いて一括に露光するものであり、等倍、縮
小等の種々の光学系からなる露光装置を用いることがで
きる。
法では、フォトレジストにビームを照射して所要のパタ
ーンを形成する方法において、まず、第1のパターンを
アライメントマークと共にフォトマスクを用いて露光し
て形成する。その第1のパターンは、例えば、電界効果
型トランジスタを形成する場合において、オーミック電
極のパターンとすることができ゛、或いはリセス部形成
のだめのパターンとすることができる。露光は、所要の
レチクルを用いて一括に露光するものであり、等倍、縮
小等の種々の光学系からなる露光装置を用いることがで
きる。
そして、そのアライメントマークを基準に上記第1のパ
ターンよりも微細な第2のパターンをビームの照射から
直接描画して形成する。ここで、ビームの照射としては
、電子ビームや集束性イオンビームが挙げられる。電界
効果型トランジスタを形成する場合においては、微細な
第2のパターンをゲート電極のパターンとすることがで
きる。
ターンよりも微細な第2のパターンをビームの照射から
直接描画して形成する。ここで、ビームの照射としては
、電子ビームや集束性イオンビームが挙げられる。電界
効果型トランジスタを形成する場合においては、微細な
第2のパターンをゲート電極のパターンとすることがで
きる。
また、リセス部を形成するものでは、その第2のパター
ンをゲート電極のリフトオフのためのレジスト膜のパタ
ーンにできる。
ンをゲート電極のリフトオフのためのレジスト膜のパタ
ーンにできる。
また、本発明のパターン形成方法では、オーミックコン
タクトを形成するためにオーミックアロイ用熱処理を行
うことができる。そして、例えばビームの直接描画から
電界効果型トランジスタのゲート電極を形成する時、ゲ
ート電極のパターン形成後に、上記熱処理を行うことが
できる。
タクトを形成するためにオーミックアロイ用熱処理を行
うことができる。そして、例えばビームの直接描画から
電界効果型トランジスタのゲート電極を形成する時、ゲ
ート電極のパターン形成後に、上記熱処理を行うことが
できる。
電子ビーム等で直接描画するパターンの一部を一括露光
から形成されるパターンに置換することで、それだけス
ループットを高めることができるが、さらに、アライメ
ントマークを基準に直接描画を行う場合においては、そ
のアライメントマークのパターンの形成と同時に第1の
パターンを形成することで、直接描画の工程の工程数が
減少し、その生産性を高めることができる。
から形成されるパターンに置換することで、それだけス
ループットを高めることができるが、さらに、アライメ
ントマークを基準に直接描画を行う場合においては、そ
のアライメントマークのパターンの形成と同時に第1の
パターンを形成することで、直接描画の工程の工程数が
減少し、その生産性を高めることができる。
また、オーミックアロイ用熱処理を例えばゲート電極形
成後に行うことで、電子ビームの位置の指定のためのア
ライメントマークは、熱処理のないまま用いられること
になり、ノイズ等の抑制することが可能となる。
成後に行うことで、電子ビームの位置の指定のためのア
ライメントマークは、熱処理のないまま用いられること
になり、ノイズ等の抑制することが可能となる。
本発明の好適な実施例を図面を参照しながら説明する。
第1の実施例
本実施例のパターン形成方法を第1図a〜第1図す及び
第2図a〜第2図Cを参照しながら説明する。本パター
ン形成方法は、電界効果型トランジスタの例であり、特
に、微細なゲート長の電界効果型トランジスタを形成す
るのに好適な例である。
第2図a〜第2図Cを参照しながら説明する。本パター
ン形成方法は、電界効果型トランジスタの例であり、特
に、微細なゲート長の電界効果型トランジスタを形成す
るのに好適な例である。
まず、第1図aに示すように、チップ1上に、所要の露
光装置によってアライメントマーク2、ソース電極3、
ドレイン電極4の各パターンが同時に形成される。アラ
イメントマーク2は、次の電子ビームによる直接描画の
位置の基準として機能するマークである。このアライメ
ントマーク2の形状は、例えば略十字状とされるが、限
定されるものではない。
光装置によってアライメントマーク2、ソース電極3、
ドレイン電極4の各パターンが同時に形成される。アラ
イメントマーク2は、次の電子ビームによる直接描画の
位置の基準として機能するマークである。このアライメ
ントマーク2の形状は、例えば略十字状とされるが、限
定されるものではない。
そのアライメントマーク2と同時に上記露光装置によっ
て形成されるソース電極3及びドレイン電極4は、例え
ばAu−Ge/Niを材料とする材料層によって構成さ
れる。すなわち、ソース電極3及びドレイン電極4は、
上記露光装置の露光によって、該材料層上のレジスト層
が選択露光され、現像され、該レジスト層をマスクとし
たエツチングによって形成される。上記ソース電極3の
形状は、その一部がドレイン電極4に平面上対向するよ
うな形状とされ、後述するゲート電極のコンタクト部が
形成され得るように、一部が切り欠かれた形状とされて
いる。また、上記ドレイン電極4は、略矩形状のパター
ンであって、ソース電極3側に臨む一辺が長(引き延ば
された形状となっている。これらソース電極3とドレイ
ン電極4のパターンは、比較的に広い面積を有するパタ
ーンであり、これらを−括露光することで、スループッ
トの高いパターニングが実現され、その生産性が向上す
る。そして、これらソース電極3とドレイン電極4の間
隔11は、微細な距離とされるが、次に述べるように電
子ビームの直接描画によってゲート電極が高精度に形成
される。
て形成されるソース電極3及びドレイン電極4は、例え
ばAu−Ge/Niを材料とする材料層によって構成さ
れる。すなわち、ソース電極3及びドレイン電極4は、
上記露光装置の露光によって、該材料層上のレジスト層
が選択露光され、現像され、該レジスト層をマスクとし
たエツチングによって形成される。上記ソース電極3の
形状は、その一部がドレイン電極4に平面上対向するよ
うな形状とされ、後述するゲート電極のコンタクト部が
形成され得るように、一部が切り欠かれた形状とされて
いる。また、上記ドレイン電極4は、略矩形状のパター
ンであって、ソース電極3側に臨む一辺が長(引き延ば
された形状となっている。これらソース電極3とドレイ
ン電極4のパターンは、比較的に広い面積を有するパタ
ーンであり、これらを−括露光することで、スループッ
トの高いパターニングが実現され、その生産性が向上す
る。そして、これらソース電極3とドレイン電極4の間
隔11は、微細な距離とされるが、次に述べるように電
子ビームの直接描画によってゲート電極が高精度に形成
される。
第2図aは、第1図aに対応した図であって、−括露光
によりパターニングさ・れたソース電極3とドレイン電
極4の断面を、示している。チップ1上で、両者は、微
細な距離llを有する間隔とされる。なお、アライメン
トマーク2はその図示を省略している。
によりパターニングさ・れたソース電極3とドレイン電
極4の断面を、示している。チップ1上で、両者は、微
細な距離llを有する間隔とされる。なお、アライメン
トマーク2はその図示を省略している。
次に、上述の如き一括露光によるアライメントマーク2
及びソース電極3.ドレイン電極4の形成後、第1図す
に示すように、上記アライメントマーク2を基準に微細
なゲート電極5を電子ビームで直接描画して形成する。
及びソース電極3.ドレイン電極4の形成後、第1図す
に示すように、上記アライメントマーク2を基準に微細
なゲート電極5を電子ビームで直接描画して形成する。
すなわち、このゲート電極5は、上記ソース電極3と上
記ドレイン電極4の間の微細な間隔2.の間に形成され
るために、高精度なパターンで形成する必要があるが、
アライメントマーク2を基準とした電子ビームを用いる
ことで微細な形状を以て正確な位置にパターニングされ
る。このゲート電極5は、例えばAlを材料とすること
ができる。また、このゲート電極5の形状は、上記ソー
ス電極3と上記ドレイン電極4の間の線条部分に加えて
コンタクト部を存している。
記ドレイン電極4の間の微細な間隔2.の間に形成され
るために、高精度なパターンで形成する必要があるが、
アライメントマーク2を基準とした電子ビームを用いる
ことで微細な形状を以て正確な位置にパターニングされ
る。このゲート電極5は、例えばAlを材料とすること
ができる。また、このゲート電極5の形状は、上記ソー
ス電極3と上記ドレイン電極4の間の線条部分に加えて
コンタクト部を存している。
なお、アライメントマーク2を基準にする場合、アライ
メントマーク2のセンターに対して位置が固定されたソ
ース/ドレインの任意の位置を決めておき、その任意の
位置からの変位量を以て電子ビームを直接描画するよう
にしても良い。
メントマーク2のセンターに対して位置が固定されたソ
ース/ドレインの任意の位置を決めておき、その任意の
位置からの変位量を以て電子ビームを直接描画するよう
にしても良い。
第2図すは、電子ビームにより形成したゲート電極5を
図示しており、−括露光により効率良く形成されたソー
ス電極3.ドレイン電極4の間の微細な間隔に、電子ビ
ームの直接描画によって形成された寸法(ゲート長)1
2のゲート電極5が設けられることになる。
図示しており、−括露光により効率良く形成されたソー
ス電極3.ドレイン電極4の間の微細な間隔に、電子ビ
ームの直接描画によって形成された寸法(ゲート長)1
2のゲート電極5が設けられることになる。
そして、本実施例のパターン形成方法では、ゲート電極
5の形成後に、第2図Cに示すように、オーミックアロ
イ用熱処理を行う、これは、ゲート電極5の形成前に、
オーミックアロイ用熱処理を行った場合には、アライメ
ントマーク2の表面が荒れてしまい、位置検出のための
反射電子強度の微分スペクトルにノイズが入ることにな
る。そこで、本実施例の如く、ゲート電極5の形成後に
、オーミックアロイ用熱処理を行うことで、このような
弊害を避けて、電子ビームによる高精度のパターニング
が実現されることになる。このオーミックアロイ用熱処
理は、例えば450℃程度の温度によって行われ、チッ
プ1の基板部分と所要のオーミックコンタクト6が形成
されることになる。
5の形成後に、第2図Cに示すように、オーミックアロ
イ用熱処理を行う、これは、ゲート電極5の形成前に、
オーミックアロイ用熱処理を行った場合には、アライメ
ントマーク2の表面が荒れてしまい、位置検出のための
反射電子強度の微分スペクトルにノイズが入ることにな
る。そこで、本実施例の如く、ゲート電極5の形成後に
、オーミックアロイ用熱処理を行うことで、このような
弊害を避けて、電子ビームによる高精度のパターニング
が実現されることになる。このオーミックアロイ用熱処
理は、例えば450℃程度の温度によって行われ、チッ
プ1の基板部分と所要のオーミックコンタクト6が形成
されることになる。
上述のように、本実施例のパターン形成方法では、アラ
イメントマーク2と同時に比較的大まかな第1のパター
ンであるソース電極3及びドレイン電極4が形成され、
工程が簡略化されると共にそのスループットが高くなる
。また、微細な第2のパターンとしてのゲート電極5は
、上記アライメントマーク2を基準とした電子ビームに
よって直接描画されるため、正確な位置に、微細なパタ
ーンとして容易に形成することができる。そして、オー
ミックアロイ用熱処理をゲート電極形成後としているた
めに、アライメントマークからの信号にノイズが入るよ
うな問題も抑制される。
イメントマーク2と同時に比較的大まかな第1のパター
ンであるソース電極3及びドレイン電極4が形成され、
工程が簡略化されると共にそのスループットが高くなる
。また、微細な第2のパターンとしてのゲート電極5は
、上記アライメントマーク2を基準とした電子ビームに
よって直接描画されるため、正確な位置に、微細なパタ
ーンとして容易に形成することができる。そして、オー
ミックアロイ用熱処理をゲート電極形成後としているた
めに、アライメントマークからの信号にノイズが入るよ
うな問題も抑制される。
第2の実施例
本実施例は、リセスエッチングによりチャンネル領域の
部分にリセス部(溝部)が形成される高電子移動度トラ
ンジスタの製造方法である。
部分にリセス部(溝部)が形成される高電子移動度トラ
ンジスタの製造方法である。
まず、本実施例に用いられる一括露光のマスクについて
説明すると、例えば第3図に示すように、1つのチップ
のパターンのマスク21中に、リセス部のパターン22
と、略し字状のアライメントマークのパターン23とが
形成される。このマスク21を用いることで、高いスル
ープットでアライメントマークのパターン23とリセス
部のパターン22をレジスト膜上に転写させることがで
きる。
説明すると、例えば第3図に示すように、1つのチップ
のパターンのマスク21中に、リセス部のパターン22
と、略し字状のアライメントマークのパターン23とが
形成される。このマスク21を用いることで、高いスル
ープットでアライメントマークのパターン23とリセス
部のパターン22をレジスト膜上に転写させることがで
きる。
次に、そのパターンのマスク21を用いて、第4図aに
示すように、基板24上に積層した絶縁膜25上のレジ
スト膜26を選択露光する。この選択露光した領域を現
像し、第3図のアライメントマークのパターン23を反
映したアライメントマーク開口部27を形成し、同時に
リセス部のパターン22を反映した開口部2日を形成す
る。このパターニングは一括露光によるため、そのスル
ープットは高い、このパターニング時に、オーミックメ
タルのパターニング等を組み合わせても良い。そして、
その選択露光したレジスト膜26をマスクとしてリセス
エッチングを行い、リセス部41及びアライメントマー
ク40を形成する。
示すように、基板24上に積層した絶縁膜25上のレジ
スト膜26を選択露光する。この選択露光した領域を現
像し、第3図のアライメントマークのパターン23を反
映したアライメントマーク開口部27を形成し、同時に
リセス部のパターン22を反映した開口部2日を形成す
る。このパターニングは一括露光によるため、そのスル
ープットは高い、このパターニング時に、オーミックメ
タルのパターニング等を組み合わせても良い。そして、
その選択露光したレジスト膜26をマスクとしてリセス
エッチングを行い、リセス部41及びアライメントマー
ク40を形成する。
次に、全面に再びレジスト膜29を形成する。
このレジスト膜29の形成後、第4図すに示すように、
リセス部41の上部のレジスト膜29に開口部42を形
成するする。この開口部42の形成は上記アライメント
マーク40より位置決めされた電子ビームの直接描画に
よって行われ、非常に微細なパターンで形成される。
リセス部41の上部のレジスト膜29に開口部42を形
成するする。この開口部42の形成は上記アライメント
マーク40より位置決めされた電子ビームの直接描画に
よって行われ、非常に微細なパターンで形成される。
次に、上記開口部42を用いて、リフトオフによりゲー
ト電極を形成する。すなわち、全面に所要のゲートメタ
ルを積層するが、開口部42ではその段差でゲートメタ
ルが切断され、第4図Cに示すように、ゲートメタル4
3がリセス部41上に形成される。そして、レジスト8
29を除去し、微細なパターンに形成されたゲートメタ
ル43がゲート電極として用いられる。
ト電極を形成する。すなわち、全面に所要のゲートメタ
ルを積層するが、開口部42ではその段差でゲートメタ
ルが切断され、第4図Cに示すように、ゲートメタル4
3がリセス部41上に形成される。そして、レジスト8
29を除去し、微細なパターンに形成されたゲートメタ
ル43がゲート電極として用いられる。
このような本実施例のパターン形成方法では、スループ
ットの低い電子ビームの2度の直接描画が1度になり、
従って、その生産性を向上させることができる。また、
本実施例のパターン形成方法においても、オーミックア
ロイの熱処理をゲート電極の形成後に行わせるようにで
きる。
ットの低い電子ビームの2度の直接描画が1度になり、
従って、その生産性を向上させることができる。また、
本実施例のパターン形成方法においても、オーミックア
ロイの熱処理をゲート電極の形成後に行わせるようにで
きる。
なお、上述の実施例のソース電極3.ドレイン電極4.
ゲート電極5.ゲートメタル43の形状や材料は、−例
であって、種々の形状や材料に変更することが可能であ
る。また、直接描画に用いられるビームは電子ビームに
限定されず、集束性のイオンビームでも良い、また、本
発明は上記実施例に限定されず、その要旨を逸脱しない
範囲での種々の変更が可能である。
ゲート電極5.ゲートメタル43の形状や材料は、−例
であって、種々の形状や材料に変更することが可能であ
る。また、直接描画に用いられるビームは電子ビームに
限定されず、集束性のイオンビームでも良い、また、本
発明は上記実施例に限定されず、その要旨を逸脱しない
範囲での種々の変更が可能である。
本発明のパターン形成方法は、アライメントマークを基
準としたビームの直接描画によって、高精度のパターン
を形成できる。そして、さらに−括した露光によって、
アライメントマークと微細でないパターンを同時に形成
していることから、その生産性を太き(向上させること
ができる。また、オーミックアロイ用熱処理を第2のパ
ターンの形成後とすることによって、アライメントマー
クからの信号にノイズが入るような問題も抑制される。
準としたビームの直接描画によって、高精度のパターン
を形成できる。そして、さらに−括した露光によって、
アライメントマークと微細でないパターンを同時に形成
していることから、その生産性を太き(向上させること
ができる。また、オーミックアロイ用熱処理を第2のパ
ターンの形成後とすることによって、アライメントマー
クからの信号にノイズが入るような問題も抑制される。
さらにリセス部を形成してからゲートメタルを形成する
ようなプロセスに適用して、その生産性を向上させるこ
とができる。
ようなプロセスに適用して、その生産性を向上させるこ
とができる。
第1図a〜第1図すは本発明のパターン形成方法の一例
をその工程に従って説明するためのそれぞれ工程平面図
、第2図a〜第2図Cは上記−例における各工程の要部
を拡大して示すそれぞれ工程断面図、第3図は本発明の
パターン形成方法の他の一例に用いるマスクの例を示す
平面図、第4図a〜第4図Cは本発明のパターン形成方
法の他の一例をその工程に従って説明するためのそれぞ
れ工程断面図、第5図a〜第5図Cは従来のパターン形
成方法の一例をその工程に従って説明するためのそれぞ
れ工程断面図、第6図a〜第6図Cは従来のパターン形
成方法の他の一例をその工程に従って説明するためのそ
れぞれ工程断面図であ1・・・チップ 2.40・・・アライメントマーク 3・・・ソース電極 4・・・ドレイン電極 5・・・ゲート電極 41・・・リセス部 43・・・ゲートメタル 特許出願人 ソニー株式会社 代理人弁理士 小泡 晃(他2名) 第1図す 第2図a 第2 図す 第2図C
をその工程に従って説明するためのそれぞれ工程平面図
、第2図a〜第2図Cは上記−例における各工程の要部
を拡大して示すそれぞれ工程断面図、第3図は本発明の
パターン形成方法の他の一例に用いるマスクの例を示す
平面図、第4図a〜第4図Cは本発明のパターン形成方
法の他の一例をその工程に従って説明するためのそれぞ
れ工程断面図、第5図a〜第5図Cは従来のパターン形
成方法の一例をその工程に従って説明するためのそれぞ
れ工程断面図、第6図a〜第6図Cは従来のパターン形
成方法の他の一例をその工程に従って説明するためのそ
れぞれ工程断面図であ1・・・チップ 2.40・・・アライメントマーク 3・・・ソース電極 4・・・ドレイン電極 5・・・ゲート電極 41・・・リセス部 43・・・ゲートメタル 特許出願人 ソニー株式会社 代理人弁理士 小泡 晃(他2名) 第1図す 第2図a 第2 図す 第2図C
Claims (3)
- (1)フォトレジストにビームを照射して所要のパター
ンを形成するパターン形成方法において、第1のパター
ンをアライメントマークと共にフォトマスクを用いて露
光して形成する工程と、そのアライメントマークを基準
に上記第1のパターンよりも微細な第2のパターンをビ
ームの照射により直接描画して形成する工程とからなる
パターン形成方法。 - (2)リセス構造の電界効果トランジスタのパターン形
成方法であって、第1のパターンがリセス部のパターン
であり、第2のパターンがゲート電極のパターンとされ
る請求項第(1)項記載のパターン形成方法。 - (3)第1のパターンがオーミック電極のパターンとさ
れ、第2のパターンがゲート電極のパターンとされ、オ
ーミックアロイ用熱処理がそのゲート電極のパターン形
成後に行われる請求項(1)記載のパターン形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63176060A JPH021106A (ja) | 1988-03-02 | 1988-07-14 | パターン形成方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63-49076 | 1988-03-02 | ||
JP4907688 | 1988-03-02 | ||
JP63176060A JPH021106A (ja) | 1988-03-02 | 1988-07-14 | パターン形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH021106A true JPH021106A (ja) | 1990-01-05 |
Family
ID=26389428
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63176060A Pending JPH021106A (ja) | 1988-03-02 | 1988-07-14 | パターン形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH021106A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5262257A (en) * | 1989-07-13 | 1993-11-16 | Canon Kabushiki Kaisha | Mask for lithography |
WO1999000828A1 (fr) * | 1997-06-26 | 1999-01-07 | Hitachi, Ltd. | Procede de fabrication de dispositif a semi-conducteur |
-
1988
- 1988-07-14 JP JP63176060A patent/JPH021106A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5262257A (en) * | 1989-07-13 | 1993-11-16 | Canon Kabushiki Kaisha | Mask for lithography |
WO1999000828A1 (fr) * | 1997-06-26 | 1999-01-07 | Hitachi, Ltd. | Procede de fabrication de dispositif a semi-conducteur |
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