JPH03265117A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03265117A JPH03265117A JP2064596A JP6459690A JPH03265117A JP H03265117 A JPH03265117 A JP H03265117A JP 2064596 A JP2064596 A JP 2064596A JP 6459690 A JP6459690 A JP 6459690A JP H03265117 A JPH03265117 A JP H03265117A
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- photoresist
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- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 36
- 238000000206 photolithography Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000010894 electron beam technology Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特にフォト
レジストの露光方法の改良により、微細パターンの形成
を可能とできる半導体装置の製造方法に関するものであ
る。
レジストの露光方法の改良により、微細パターンの形成
を可能とできる半導体装置の製造方法に関するものであ
る。
第４図は従来の半導体装置の製造方法における写真製版
工程フローを示す断面図である。図において、１は半導
体基板、２はフォトレジスト、３はマスクを示す。
工程フローを示す断面図である。図において、１は半導
体基板、２はフォトレジスト、３はマスクを示す。
次に製造工程について説明する。半導体基板１上にフォ
トレジスト２を塗布し、これにマスク３を覆い、第１図
＋ａ）に示すように基板に垂直なビームを露光する。こ
れを現像するとポジタイプレジストではマスクで覆われ
ていない部分、すなわち感光した部分が溶け、第４図（
′ｂ）に示すようにパタニングができる。ネガレジスト
の場合は逆に露光された部分が固まり、現像したときに
この部分が残るパターンが形成される。
トレジスト２を塗布し、これにマスク３を覆い、第１図
＋ａ）に示すように基板に垂直なビームを露光する。こ
れを現像するとポジタイプレジストではマスクで覆われ
ていない部分、すなわち感光した部分が溶け、第４図（
′ｂ）に示すようにパタニングができる。ネガレジスト
の場合は逆に露光された部分が固まり、現像したときに
この部分が残るパターンが形成される。
第４図は密着露光の場合を示したが、投影露光の場合も
同様にパターニングできる。また電子ビーム（ＥＢ）直
接描画法では、図のｈνが電子ビームになり、マスクを
用いないだけで基本的には同一である。
同様にパターニングできる。また電子ビーム（ＥＢ）直
接描画法では、図のｈνが電子ビームになり、マスクを
用いないだけで基本的には同一である。
従来の写真製版は以上のように構成されているので、微
細加工の限界は各露光方法の原理的限界で制約される。
細加工の限界は各露光方法の原理的限界で制約される。
例えば光学露光では露光波長やレジスト膜厚等で制約さ
れ、現状では０．４μ和程度が限界であり、より微細化
を行う上で問題であった。
れ、現状では０．４μ和程度が限界であり、より微細化
を行う上で問題であった。
またＥＢ露光では微細化は可能であるが、微細化にとも
ない露光時間がかかるという問題があった。
ない露光時間がかかるという問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、露光装置の原理的制約を受けずに微細パタ
ーンを形成することを目的とする。
れたもので、露光装置の原理的制約を受けずに微細パタ
ーンを形成することを目的とする。
この発明に係る半導体装置の製造方法は、その写真製版
工程において、フォトレジストを塗布した基板に対し９
０°より小さい入射角度で露光ビーム（光や電子ｏｒイ
オン）をあて、フォトレジストを感光させるものである
。
工程において、フォトレジストを塗布した基板に対し９
０°より小さい入射角度で露光ビーム（光や電子ｏｒイ
オン）をあて、フォトレジストを感光させるものである
。
この発明においては、フォトレジストを塗布した基板に
対し９０″より小さい入射角度で露光ビームを入射させ
てフォトレジストを感光し、フォトレジストを断面斜め
形状にバターニングしたから、該フォトレジストパター
ンを用いて、基板に対して垂直に加工をすることにより
容易に細微なパターンを形成できる。
対し９０″より小さい入射角度で露光ビームを入射させ
てフォトレジストを感光し、フォトレジストを断面斜め
形状にバターニングしたから、該フォトレジストパター
ンを用いて、基板に対して垂直に加工をすることにより
容易に細微なパターンを形成できる。
以下、この発明の実施例を図について説明する。
第１図（ａｌは本発明の第１の実施例による半導体装置
の製造方法における写真製版工程を示す図であり、図に
おいて、第４図と同一符号は同−又は相当部分である。
の製造方法における写真製版工程を示す図であり、図に
おいて、第４図と同一符号は同−又は相当部分である。
第１図（ｂ）は本発明の実施例による写真製版工程の後
、現像工程を経た状態を示す図である。
、現像工程を経た状態を示す図である。
また、第１図（Ｃ１は本発明の第２の実施例による半導
体装置の製造方法における写真製版工程を示す図であり
、露光マスクを用いず、直接電子ビーム（ＥＢ）で描画
するＥＢ直接描画法による露光の例を示している。
体装置の製造方法における写真製版工程を示す図であり
、露光マスクを用いず、直接電子ビーム（ＥＢ）で描画
するＥＢ直接描画法による露光の例を示している。
次に作用について説明する。
まず、第１図（δ）に示す本発明の第１の実施例につい
て説明する。この実施例は露光マスクをフォトレジスト
に密着させて露光するものである。
て説明する。この実施例は露光マスクをフォトレジスト
に密着させて露光するものである。
半導体基板１上にフォトレジスト２を塗布し、露光マス
ク３を密着させる工程は、第４図に示す従来の写真製版
工程と全く同しである。本実施例では、この後の露光工
程でフォトレジスト２を感光する際に基板１を載置する
基板設定台を傾けることによって、入射露光ビームと基
板１とのなす角θが９０″以下になるようにしている。
ク３を密着させる工程は、第４図に示す従来の写真製版
工程と全く同しである。本実施例では、この後の露光工
程でフォトレジスト２を感光する際に基板１を載置する
基板設定台を傾けることによって、入射露光ビームと基
板１とのなす角θが９０″以下になるようにしている。
この状態でフォトレジストの感光を行ない、その後現像
すると、フォトレジストの加工形状は第１図ｉ′ｂ）の
ようになる。
すると、フォトレジストの加工形状は第１図ｉ′ｂ）の
ようになる。
次に第１図（Ｃ）に示す本発明の第２の実施例について
説明する。この実施例は露光マスクを用いず、ＥＢ直接
描画法により露光するものである。
説明する。この実施例は露光マスクを用いず、ＥＢ直接
描画法により露光するものである。
ＥＢ直接描画法では、半導体基板１上にフォトレジスト
２を塗布した後、露光マスクを用いることなく直接ＥＢ
でフォトレジストを感光してパターンを描画するが、本
実施例ではこの露光工程で露光ビームを斜めに入射させ
ることによって入射露光ビームと基板ｌとのなす角θが
９０″以下になるようにしている。この状態でフォトレ
ジストの感光を行ない、その後現像すると、フォトレジ
ストの加工形状は第１図（ａ）の実施例同様第１図（ｂ
）のようになる。
２を塗布した後、露光マスクを用いることなく直接ＥＢ
でフォトレジストを感光してパターンを描画するが、本
実施例ではこの露光工程で露光ビームを斜めに入射させ
ることによって入射露光ビームと基板ｌとのなす角θが
９０″以下になるようにしている。この状態でフォトレ
ジストの感光を行ない、その後現像すると、フォトレジ
ストの加工形状は第１図（ａ）の実施例同様第１図（ｂ
）のようになる。
次に上記第１．第２の実施例による露光方法で得られた
フォトレジストパターンを用いた場合の効果について説
明する。
フォトレジストパターンを用いた場合の効果について説
明する。
第２図は上記フォトレジストパターンを異方性エツチン
グのマスクとして用いる様子を示す図であり、図におい
て第１図と同一符号は同−又は相当部分であり、８は基
板１上に形成された被エンチング物である。
グのマスクとして用いる様子を示す図であり、図におい
て第１図と同一符号は同−又は相当部分であり、８は基
板１上に形成された被エンチング物である。
第２図に示すように下地エツチング物８を反応性イオン
エツチング（ＲＩ Ｅ）のような異方性エンチングを基
板１に対して垂直に行なうと、被エツチング物８は開口
幅りより短いＬｅで加工できる。
エツチング（ＲＩ Ｅ）のような異方性エンチングを基
板１に対して垂直に行なうと、被エツチング物８は開口
幅りより短いＬｅで加工できる。
ここで、開口幅りはフォトレジストの実際の露光幅であ
り、これは上述したように露光装置の原理的制約により
制限され、現状では０．４μｍ程度にしか微細化できな
いものであるが、本発明により得られるレジストパター
ンを用いることでこのような制約を受けることなく、よ
り微細なパターンを形成することができる。この第２図
からも容易に理解できるように、加工幅Ｌｅはフォトレ
ジスト２の膜厚、露光ビームの入射角度により様々に変
更できるものである。
り、これは上述したように露光装置の原理的制約により
制限され、現状では０．４μｍ程度にしか微細化できな
いものであるが、本発明により得られるレジストパター
ンを用いることでこのような制約を受けることなく、よ
り微細なパターンを形成することができる。この第２図
からも容易に理解できるように、加工幅Ｌｅはフォトレ
ジスト２の膜厚、露光ビームの入射角度により様々に変
更できるものである。
第３図（ａｌは上記フォトレジストパターンを蒸着−リ
フトオフ工程の蒸着マスクとして用いた場合の蒸着の状
態を示す図であり、図において、９゜９′は蒸着層であ
る。
フトオフ工程の蒸着マスクとして用いた場合の蒸着の状
態を示す図であり、図において、９゜９′は蒸着層であ
る。
まず上記フォトレジストパターンをエツチングマスクと
してウェットエッチを行ない基板１にアンダーエッチさ
れた溝を形成し、この後基板に対して垂直に金属蒸着を
行なう。第３図（ａ）はこの蒸着工程が終わった状態を
示している。この後フォトレジスト２とともに蒸着層９
′をリフトオフすることにより露光マスクの開口幅より
も狭い幅を持つ金属層９を形成することができる。
してウェットエッチを行ない基板１にアンダーエッチさ
れた溝を形成し、この後基板に対して垂直に金属蒸着を
行なう。第３図（ａ）はこの蒸着工程が終わった状態を
示している。この後フォトレジスト２とともに蒸着層９
′をリフトオフすることにより露光マスクの開口幅より
も狭い幅を持つ金属層９を形成することができる。
第３図（ｂｌはこの、蒸着→リフトオフ工程を用いて作
製したリセス（溝）を有する電界効果トランジスタ（Ｆ
ＥＴ）を示す図であり、図において、４はゲート電極、
５はドレイン電極、６はソース電極、７は活性層である
。
製したリセス（溝）を有する電界効果トランジスタ（Ｆ
ＥＴ）を示す図であり、図において、４はゲート電極、
５はドレイン電極、６はソース電極、７は活性層である
。
第３図（ａ）に示す方法で基板１上の活性層７にリセス
及びゲート電極４を形成すれば、リセスエツジとゲート
金属のソース・ドレインの各サイドまでの距ＭＬ□、Ｌ
□はＬ＋ｉｎ＞Ｌｔｔｓとなるようにできる。このよう
にして、リセス内オフセットゲートを遠戚すると、ソー
ス寄生抵抗Ｒｓが小さく、ゲートドレイン間耐圧の大き
いＦＥＴが極めて容易に実現できる。
及びゲート電極４を形成すれば、リセスエツジとゲート
金属のソース・ドレインの各サイドまでの距ＭＬ□、Ｌ
□はＬ＋ｉｎ＞Ｌｔｔｓとなるようにできる。このよう
にして、リセス内オフセットゲートを遠戚すると、ソー
ス寄生抵抗Ｒｓが小さく、ゲートドレイン間耐圧の大き
いＦＥＴが極めて容易に実現できる。
このように本実施例では、フォトレジストの感光に際し
て、露光ビーム（光、電子、あるいはイオン）を基板に
対して９０″より小さい角度で入射するようにしたから
、得られたフォトレジストパターンを用いて、基板に対
して垂直に加工することにより、フォトレジストの実際
の開口幅よりも微細なパターンの形成が可能となる。ま
た本実施例により形成されたフォトレジストパターンを
用いることにより、リセスを有する電界効果トランジス
タにおいて、ソース寄生抵抗Ｒｓが小さく、ゲートドレ
イン間耐圧の大きいものが極めて容易に作製できる。
て、露光ビーム（光、電子、あるいはイオン）を基板に
対して９０″より小さい角度で入射するようにしたから
、得られたフォトレジストパターンを用いて、基板に対
して垂直に加工することにより、フォトレジストの実際
の開口幅よりも微細なパターンの形成が可能となる。ま
た本実施例により形成されたフォトレジストパターンを
用いることにより、リセスを有する電界効果トランジス
タにおいて、ソース寄生抵抗Ｒｓが小さく、ゲートドレ
イン間耐圧の大きいものが極めて容易に作製できる。
以上のように、この発明によれば半導体装置の製造方法
の写真製版工程において、フォトレジストを塗布した基
板に対し９０°より小さい入射角で露光ビームを入射す
るようにしたから、得られたフォトレジストパターンを
用いて、基板に対して垂直に加工することにより、フォ
トレジストの実際の開口幅よりも微細なパターンの形成
が可能となり、露光装置の原理的制約を受けずに微細パ
ターンを形成することができる効果がある。
の写真製版工程において、フォトレジストを塗布した基
板に対し９０°より小さい入射角で露光ビームを入射す
るようにしたから、得られたフォトレジストパターンを
用いて、基板に対して垂直に加工することにより、フォ
トレジストの実際の開口幅よりも微細なパターンの形成
が可能となり、露光装置の原理的制約を受けずに微細パ
ターンを形成することができる効果がある。
第１図（ａ）はこの発明の第１の実施例による半導体装
置の製造方法における写真製版工程を示す図、第１図（
ｂｌは本発明の実施例による写真製版工程の後に現像工
程を経た状態を示す図、第１図（Ｃ）は本発明の第２の
実施例による半導体装置の製造方法における写真製版工
程を示す図、第２図は本発明の実施例により形成された
フォトレジストパターンをマスクとして異方性エツチン
グを行なう様子を示す図、第３図（ａ）は本発明の実施
例により形成されたフォトレジストパターンを用いて蒸
着−リフトオフ工程を行なう様子を示す図、第３図（ｂ
）は第３図（ａｌに示す方法を用いて製造したＦＥＴの
断面図、第４図は従来の写真製版工程を示す図である。 １は半導体基板、２はフォトレジスト、３はマスク、４
はゲート金属、５はソース電極、６はドレイン電極、７
は活性層、８は被エツチング物、９．９′は蒸着層。 なお図中同一符号は同−又は相当部分を示す。
置の製造方法における写真製版工程を示す図、第１図（
ｂｌは本発明の実施例による写真製版工程の後に現像工
程を経た状態を示す図、第１図（Ｃ）は本発明の第２の
実施例による半導体装置の製造方法における写真製版工
程を示す図、第２図は本発明の実施例により形成された
フォトレジストパターンをマスクとして異方性エツチン
グを行なう様子を示す図、第３図（ａ）は本発明の実施
例により形成されたフォトレジストパターンを用いて蒸
着−リフトオフ工程を行なう様子を示す図、第３図（ｂ
）は第３図（ａｌに示す方法を用いて製造したＦＥＴの
断面図、第４図は従来の写真製版工程を示す図である。 １は半導体基板、２はフォトレジスト、３はマスク、４
はゲート金属、５はソース電極、６はドレイン電極、７
は活性層、８は被エツチング物、９．９′は蒸着層。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）基板上にフォトレジストを塗布し、該フォトレジ
ストを写真製版、現像してフォトレジストパターンを形
成し、該フォトレジストパターンを用いて上記基板上に
加工を施す半導体装置の製造方法において、 上記写真製版工程において、フォトレジストを塗布した
基板に対し９０°より小さい入射角で露光ビームを入射
し、フォトレジストを感光することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064596A JPH03265117A (ja) | 1990-03-15 | 1990-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064596A JPH03265117A (ja) | 1990-03-15 | 1990-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03265117A true JPH03265117A (ja) | 1991-11-26 |
Family
ID=13262796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2064596A Pending JPH03265117A (ja) | 1990-03-15 | 1990-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03265117A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5344746A (en) * | 1992-01-14 | 1994-09-06 | International Business Machines Corporation | Integrated light deflector and method of fabrication therefor |
| WO2002010857A3 (en) * | 2000-07-29 | 2002-07-18 | Qinetiq Ltd | Process for making a periodic profile |
| JP2008026554A (ja) * | 2006-07-20 | 2008-02-07 | Fujifilm Corp | 露光装置 |
| JP2008109039A (ja) * | 2006-10-27 | 2008-05-08 | Iwate Univ | 微細加工構造及びその加工方法並びに電子デバイス及びその製造方法 |
-
1990
- 1990-03-15 JP JP2064596A patent/JPH03265117A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5344746A (en) * | 1992-01-14 | 1994-09-06 | International Business Machines Corporation | Integrated light deflector and method of fabrication therefor |
| WO2002010857A3 (en) * | 2000-07-29 | 2002-07-18 | Qinetiq Ltd | Process for making a periodic profile |
| US6727046B1 (en) | 2000-07-29 | 2004-04-27 | Zbd Displays Limited | Process for making a periodic profile |
| JP2008026554A (ja) * | 2006-07-20 | 2008-02-07 | Fujifilm Corp | 露光装置 |
| JP2008109039A (ja) * | 2006-10-27 | 2008-05-08 | Iwate Univ | 微細加工構造及びその加工方法並びに電子デバイス及びその製造方法 |
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