JPH02107056A - Frame memory controller - Google Patents

Frame memory controller

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Publication number
JPH02107056A
JPH02107056A JP25955288A JP25955288A JPH02107056A JP H02107056 A JPH02107056 A JP H02107056A JP 25955288 A JP25955288 A JP 25955288A JP 25955288 A JP25955288 A JP 25955288A JP H02107056 A JPH02107056 A JP H02107056A
Authority
JP
Japan
Prior art keywords
address
frame memory
image data
address counter
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP25955288A
Other languages
Japanese (ja)
Inventor
Yuji Shigyo
執行 祐司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Holdings Corp
Original Assignee
Fuji Photo Film Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Fuji Photo Film Co Ltd filed Critical Fuji Photo Film Co Ltd
Priority to JP25955288A priority Critical patent/JPH02107056A/en
Publication of JPH02107056A publication Critical patent/JPH02107056A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To control the direction of picture data writing/reading by changing the added quantity of an address by means of an address generating means according to the instruction of the read/write directions. CONSTITUTION:A row address counter 24 and a line address counter 26 are connected to an address generator 22, a switch 28 is changed-over by a selective signal (H/V select signal) in the read/write direction sent from a control part 40, and a clock from a clock generator 30 is outputted to the row address counter 24 or the line address counter 26. A reset signal is inputted from the control part 40 to the address counters 24 and 26 as well, and the counting is reset by the signal. Thus, the writing and reading of the frame memory used for a serial memory can be controlled in the longitudinal and lateral directions of the picture, and the two-dimensional processing of picture data is facilitated.

Description

【発明の詳細な説明】 技術分野 未発明はフレームメモリの制御装置に関し、入力された
画像データを記taシ、肥土〇された画像データを入力
された順に読み出すシリアルメモリとして用いるフレー
ムメモリの制御装置に関する。
DETAILED DESCRIPTION OF THE INVENTION The technical field of the invention relates to a control device for a frame memory, and the invention relates to a control device for a frame memory used as a serial memory for recording input image data and reading out compressed image data in the order in which they are input. Regarding equipment.

背j;L技術 画像データを記憶するメモリとして、シリアルメモリが
用いられている。シリアルメモリは、入力され、記憶さ
れたデータを入力された順に読み出す、いわゆるFIF
O(First−In First−Out)動作を行
い、高速で読み出しおよび書き込みを行うことができる
ため、画像データの記憶に広く用いられ、画像データを
1画面分記憶するフレームメモリとすることが行われて
いる。
Serial memory is used as a memory for storing image data. Serial memory is a so-called FIF that reads input and stored data in the order in which it was input.
Because it performs O (First-In First-Out) operation and can read and write at high speed, it is widely used to store image data, and is often used as a frame memory that stores one screen worth of image data. ing.

ところで、このようなシリアルメモリとして用いるフレ
ームメモリは入力され記憶されたデータを読み出す場合
に、上記のように入力した順にしか読み出すことができ
ない。したがって、画面の横方向に走査線の順に読み出
す場合にはデータの入力順であるため問題がないが、例
えば画面の縦方向に画像データを読み出して処理を行い
たい要求を満たすことができないという問題があった。
By the way, when reading input and stored data from a frame memory used as such a serial memory, the data can only be read in the order in which it was input as described above. Therefore, there is no problem when reading the image data in the order of the scanning lines in the horizontal direction of the screen because it is in the order in which the data is input, but there is a problem that, for example, it is not possible to satisfy the request to read the image data in the vertical direction of the screen and perform processing. was there.

目   的 本発明はこのような従来技術の問題点を解消し、画像デ
ータの書き込み、読み出しの方向を制御することのでき
るフレームメモリの制御装置を提供することを目的とす
る。
OBJECTS It is an object of the present invention to solve the problems of the prior art and to provide a frame memory control device that can control the writing and reading directions of image data.

発明の開示 本発明によれば、入力された画像データをフレームメモ
リに記憶するとともに、記憶された画像データをフレー
ムメモリの記憶領域の順に読み出すように制御するフレ
ームメモリの制御装置は、画像データの読み出し、書き
込み方向として1画面の縦方向および横方向のいずれか
の指示を入力する入力手段と、入力手段により人力され
た指示に応じて画像データの読み出し、書き込みのため
のアドレスを発生し、メモリへ出力するアドレス発生手
段とを有し、アドレス発生手段は読み出し、占き込み方
向の指示に応じてアドレスの増加量を変化させるもので
ある。
DISCLOSURE OF THE INVENTION According to the present invention, a frame memory control device stores input image data in a frame memory and controls the stored image data to be read out in the order of the storage area of the frame memory. An input means for inputting an instruction for either the vertical or horizontal direction of one screen as a reading or writing direction, and a memory for generating addresses for reading or writing image data according to instructions manually entered by the input means. The address generating means changes the increment amount of the address in accordance with the instruction of the direction of reading and fortune-telling.

実施例の説明 次に添伺図面を参照して本発明によるフレームメモリの
制御装置の実施例を詳細に説明する。
DESCRIPTION OF EMBODIMENTS Next, embodiments of a frame memory control device according to the present invention will be described in detail with reference to accompanying drawings.

11図には本発明によるフレームメモリの制御装置の一
実施例が示されている。
FIG. 11 shows an embodiment of a frame memory control device according to the present invention.

入力端子12からの入力は、人力バッファ14に接続さ
れている。入力バッファ14は入力端子12から入力さ
れる画像データを一旦記憶し、所定の速度で読み出すバ
ッファである。人力バッファ14にはデータ入力を制御
する制御信号が制御部40から送られる。入力バッファ
14からの出力はメモリセル1Bに入力される。
Input from input terminal 12 is connected to manual buffer 14 . The input buffer 14 is a buffer that temporarily stores image data input from the input terminal 12 and reads it out at a predetermined speed. A control signal for controlling data input is sent to the manual buffer 14 from the control section 40 . The output from input buffer 14 is input to memory cell 1B.

メモリセル16は、1画面分の画像データを記憶するフ
レームメモリである。第2図に示すように、画面を構成
する走査線101,102,103.・・・がそれぞれ
L個の画素データで構成されている場合に、これらの走
査線を構成するすべての画素データを1通常は0,1,
2.・・・、 L、L+1.L÷2.・・・の順に、画
面の横方向に走査線ごとに画素データが入力され、記憶
される。
The memory cell 16 is a frame memory that stores image data for one screen. As shown in FIG. 2, scanning lines 101, 102, 103 . ... are each composed of L pixel data, all the pixel data constituting these scanning lines are 1, usually 0, 1,
2. ..., L, L+1. L÷2. . . , pixel data is input for each scanning line in the horizontal direction of the screen and stored.

メモリセル18にはアドレスジェネレータ22が接続さ
れている。アドレスジェネレータ22は、メモリセル1
6への画像データの書き込みおよびメモリセル16から
の画像データの読み出しのためのアドレスを発生し、メ
モリセル16へ出力する。
An address generator 22 is connected to the memory cell 18 . The address generator 22 is a memory cell 1
Addresses for writing image data into memory cell 6 and reading image data from memory cell 16 are generated and output to memory cell 16.

アドレスジェネレータ22にはロウアドレスカウンタ2
4およびラインアト1/スカウンタ26が接続さレテい
る。ロウアドレスカウンタ24は、第2図の列方向のア
ドレスを発生する。すなわち例えば第2図の画素0.L
、2L・・・、I、L+1,2L+1・・・のj町で読
み出す場合に、このような列方向(縦方向)−・の読み
出しのために、アドレスをLずつ増加させるカウンタで
ある。ラインアドレスカウンタ26は、第2図の行方向
のアドレスを発生する。すなわち第2図の画素0,1,
2.・・・、L、L+1.L◆2・・・の順で読み出す
、行方向(横方向)への読み出しのために、アドレスを
1ずつ増加させるカウンタである。
The address generator 22 has a row address counter 2.
4 and line at 1/counter 26 are connected. The row address counter 24 generates addresses in the column direction in FIG. That is, for example, pixel 0 in FIG. L
, 2L . . . , I, L+1, 2L+1 . Line address counter 26 generates addresses in the row direction in FIG. That is, pixels 0, 1,
2. ..., L, L+1. This is a counter that increments the address by 1 for reading in the row direction (horizontal direction) in the order of L◆2....

ロウアドレスカウンタ24は、アドレスジェネレータ2
2の−L位アドレスを発生し、ラインアト1/スカウン
タ26は、アドレスジェネレータ22の下位アドレスを
発生する。ロウアドレスカウンタ24およびラインアド
レスカウンタ26は互いに接続され、ラインアドレスカ
ウンタ26が1行分カウントした場合に、ロウアドレス
カウンタ24が歩進される。
The row address counter 24 is connected to the address generator 2.
The line at 1/counter 26 generates the lower address of the address generator 22. The row address counter 24 and the line address counter 26 are connected to each other, and when the line address counter 26 counts one row, the row address counter 24 is incremented.

ロウアドレスカウンタ24およびラインアドレスカウン
タ26にはスイッチ28の出力端子からクロック信号が
入力される。スイッチ28の入力端子にはクロック発生
器30からのクロックが入力される。
A clock signal is input to the row address counter 24 and the line address counter 26 from the output terminal of the switch 28. A clock from a clock generator 30 is input to an input terminal of the switch 28 .

スイッチ28は制御部40から送られる、読み出し、書
き込み方向の選択信号(H/Vセレクト信号)によって
切り換えられ、クロック発生器30からのクロックをロ
ウアドレスカウンタ24またはラインアドレスカウンタ
2Bに出力する。
The switch 28 is switched by a read/write direction selection signal (H/V select signal) sent from the control unit 40, and outputs the clock from the clock generator 30 to the row address counter 24 or line address counter 2B.

ロウアドレスカウンタ24およびラインアドレスカウン
タ26にはまた、制御部40からリセット信号か入力さ
れ、これによってカウントがリセットされる。
A reset signal is also input to the row address counter 24 and the line address counter 26 from the control section 40, thereby resetting the counts.

メモリセル16からの出力は、出力バッフ、18に入力
される。出力バッファ18は、メモリセル18から入力
される画像データを一旦記憶し、所定の速度で読み出す
バッファである。出力バッファ1Bにはデータ出力を制
御する制御信号が制御部40から送られる。出力バッフ
ァ18からの出力は出力端子20へ出力される。
The output from memory cell 16 is input to an output buffer, 18. The output buffer 18 is a buffer that temporarily stores image data input from the memory cell 18 and reads it out at a predetermined speed. A control signal for controlling data output is sent from the control section 40 to the output buffer 1B. The output from output buffer 18 is output to output terminal 20.

制御部40は本装置の各部を制御する制御部であり、マ
イクロプロセッサにより有利に構成される。制御部40
には操作者が指示を入力するキーボード等の操作入力部
42が接続されている。
The control section 40 is a control section that controls each section of the present device, and is advantageously configured by a microprocessor. Control unit 40
An operation input section 42 such as a keyboard is connected to which an operator inputs instructions.

次に、この装置の動作の一例を説明する。Next, an example of the operation of this device will be explained.

操作者はまず、操作入力部42からアドレスリセットの
指示を入力する。これにより制御部40からリセット信
号がロウアドレスカウンタ24およびラインアドレスカ
ウンタ26に送られ、これらのカウンタがリセットされ
る。また、メモリセル1Bに前記の横方向に書き込みを
行うため、操作者が横方向の書き込みを指示する人力を
操作人力i’1142から入力する。
The operator first inputs an address reset instruction from the operation input section 42. As a result, a reset signal is sent from the control section 40 to the row address counter 24 and line address counter 26, and these counters are reset. Further, in order to write data in the memory cell 1B in the horizontal direction, the operator inputs the manual power for instructing horizontal writing from the operating manual power i'1142.

入力端子12から1画面分の画像データが、第2図の画
素0,1,2,3.・・・L−1,L、L+I 、L◆
2.・・・の順で入力され、人力バッファ14に一旦記
憶された後、メモリセル16に送られる。この時は制御
部40から横方向(水平)を選択する選択信号(Hセレ
クト信号)がスイッチ28に出力されており、スイッチ
28は図示と反対のラインアドレスカウンタ26に接続
されている。したがってクロック発生器30から発生さ
れるクロック信号がスイッチ28を通してラインアドレ
スカウンタ26に送られる。ラインアドレスカウンタ2
8はこれによって歩進され、アドレスを1ずつ増加させ
る信号をアドレスジェネレータ22に出力する。
Image data for one screen is sent from the input terminal 12 to pixels 0, 1, 2, 3, . . . in FIG. ...L-1, L, L+I, L◆
2. . . are input in this order, and after being temporarily stored in the manual buffer 14, they are sent to the memory cell 16. At this time, a selection signal (H select signal) for selecting the horizontal direction (horizontal) is output from the control section 40 to the switch 28, and the switch 28 is connected to the line address counter 26 opposite to that shown in the figure. Accordingly, the clock signal generated by clock generator 30 is passed through switch 28 to line address counter 26. Line address counter 2
8 is incremented by this, and outputs a signal that increments the address by 1 to the address generator 22.

アドレスジェネレータ22は第2図の画素0,1,2゜
3、・・・L−1,L、L+1.L+2.・・・の順に
アドレスを発生し、メモリセル18へ出力する。メモリ
セル16はこのアドレスに従い、入力バッファ14から
送られる画像データをアドレス0,1,2,3.・・・
L−1,L、L+1.L+2.・・・の順に、通常の順
番で格納していく。
The address generator 22 corresponds to pixels 0, 1, 2°3, . . . L-1, L, L+1, . . . in FIG. L+2. . . , and outputs them to the memory cell 18. According to this address, the memory cell 16 transfers the image data sent from the input buffer 14 to addresses 0, 1, 2, 3, . ...
L-1, L, L+1. L+2. ... are stored in the normal order.

1画面分のデータの格納が終了すると、次に操作者が例
えば画面の縦方向への画像データの読み出しの指示を操
作入力部42から入力する。これにより制御部40から
縦方向(垂直)を選択する選択信号(Vセレクト信号)
がスイッチ28に出力され、スイッチ28は図示の接続
をとり、ロウアドレスカウンタ24に接続される。した
がって、クロック発生器30から発生されるクロック信
号がスイッチ28を通してロウアドレスカウンタ24に
送られる。ロウアドレスカウンタ24はこれによって歩
進され、アドレスをLずつ増加させる信号をアドレスジ
ェネレータ22に出力する。
When data for one screen has been stored, the operator then inputs an instruction to read image data in the vertical direction of the screen, for example, from the operation input section 42. As a result, a selection signal (V select signal) for selecting the longitudinal direction (vertical) is sent from the control unit 40.
is output to the switch 28, and the switch 28 takes the connection shown in the figure and is connected to the row address counter 24. Therefore, a clock signal generated from clock generator 30 is sent to row address counter 24 through switch 28. The row address counter 24 is incremented by this, and outputs a signal that increases the address by L to the address generator 22.

アドレスジェネレータ22は第2図の画素0.L。Address generator 22 operates at pixel 0.0 in FIG. L.

2L・・・、l、1、+1,2L+1・・・の順に縦方
向にアドレスを発生し、メモリセル16へ出力する。メ
モリセル16はこのアドレスに従い、記憶されている画
像データを上記の画素0.L、2L・・・、1.L+1
.2L+1・・・の順に縦方向に読み出す。
Addresses are generated in the vertical direction in the order of 2L..., l, 1, +1, 2L+1... and output to the memory cell 16. According to this address, the memory cell 16 transfers the stored image data to the above pixel 0. L, 2L..., 1. L+1
.. Read out in the vertical direction in the order of 2L+1...

読み出された画像データは出力バッファ18に一旦記憶
された後、出力端子20へ出力される。
The read image data is temporarily stored in the output buffer 18 and then output to the output terminal 20.

本実施例の装置によれば、上記のように走査線ごとに画
面の横方向に入力される画像データを記憶し、これを画
面の縦方向に読み出すことができる。従来のシリアルメ
モリとして用いるフレームメモリは、入力された画像デ
ータの順にしか読み出すことができなかった。したがっ
て、L記のように画面の横方向に書き込まれた場合には
、読み出す場合にも画面の横方向に読み出すことになり
、縦方向に読み出すことはできなかった。これに対して
本実施例によれば画面の横方向に、りき込んだ場合にも
画面の縦方向に読み出すことができる。したがって、2
次元に配列された画像データを容易に縦横表示変換する
ことができる。
According to the apparatus of this embodiment, as described above, image data input in the horizontal direction of the screen can be stored for each scanning line, and can be read out in the vertical direction of the screen. Frame memories used as conventional serial memories can only read out image data in the order in which they are input. Therefore, when data is written in the horizontal direction of the screen as in the case of L, the data must be read in the horizontal direction of the screen, and cannot be read in the vertical direction. On the other hand, according to this embodiment, even if the image is written in the horizontal direction of the screen, it can be read out in the vertical direction of the screen. Therefore, 2
Image data arranged in dimensions can be easily converted into vertical and horizontal display.

上記の実施例においては、画像データを画面の横方向の
順でメモリセル16に書き込み、縦方向の順でメモリセ
ル16から読み出しているが、縦方向に書き込み、横方
向に読み出すようにしてもよい。
In the above embodiment, image data is written in the memory cells 16 in the horizontal direction of the screen and read out from the memory cells 16 in the vertical direction, but it is also possible to write in the vertical direction and read out in the horizontal direction. good.

また、ロウアドレスカウンタ24から発生されるアドレ
スの歩進をLでなく、例えばn個おきの画素データとす
ることによりインターリ−ピング(間引)を行った画像
データを読み出すこともできる。
Furthermore, by setting the increment of the address generated from the row address counter 24 to, for example, every n pixel data instead of L, interleaved (thinned) image data can be read out.

効  果 本発明によればシリアルメモリとし・て用いるフレーム
メモリの読み出しおよび書き込みを1画面の縦および横
方向に制御することができるから画像データの2次元処
理が容易となる。
Effects According to the present invention, reading and writing of a frame memory used as a serial memory can be controlled in the vertical and horizontal directions of one screen, thereby facilitating two-dimensional processing of image data.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明によるフレームメモリの制御装置の一実
施例を示すブロック図、 i2図は第1図の装置により処理される画像データの画
素の配列を示す図である。 1B。 22゜ 24゜ 26゜ 28゜ 30゜ 主要部分の符号の説明 メモリセル アドレスジェネレータ ロウアドレスカウンタ ラインアドレスカウンタ スイッチ クロック発生器
FIG. 1 is a block diagram showing an embodiment of a frame memory control device according to the present invention, and FIG. i2 is a diagram showing a pixel arrangement of image data processed by the device of FIG. 1. 1B. 22゜24゜26゜28゜30゜Explanation of symbols of main parts Memory cell address generator Row address counter Line address counter Switch Clock generator

Claims (1)

【特許請求の範囲】 1、入力された画像データをフレームメモリに記憶する
とともに、該記憶された画像データを当該フレームメモ
リの記憶領域の順に読み出すように制御するフレームメ
モリの制御装置において、該装置は、 前記画像データの読み出し、書き込み方向として、画面
の縦方向および横方向のいずれかの指示を入力する入力
手段と、 該入力手段により入力された指示に応じて前記画像デー
タの読み出し、書き込みのためのアドレスを発生し、前
記メモリへ出力するアドレス発生手段とを有し、 該アドレス発生手段は前記読み出し、書き込み方向の指
示に応じてアドレスの増加量を変化させることを特徴と
するフレームメモリの制御装置。 2、請求項1に記載の装置において、前記アドレス発生
手段は前記読み出し方向が横方向の場合に歩進する第1
のカウンタと、前記読み出し方向が縦方向の場合に1走
査線を構成する画素データの数に応じてカウントを増加
させる第2のカウンタと、前記第1のカウンタおよび第
2のカウンタのいずれかを選択する選択手段とを有する
ことを特徴とするフレームメモリの制御装置。
[Scope of Claims] 1. In a frame memory control device that stores input image data in a frame memory and controls the stored image data to be read out in the order of storage areas of the frame memory, the device an input means for inputting an instruction for either the vertical or horizontal direction of the screen as the reading or writing direction of the image data; and address generation means for generating an address for the frame memory and outputting it to the memory, the address generation means changing an increment amount of the address according to an instruction of the read and write direction. Control device. 2. The apparatus according to claim 1, wherein the address generating means is a first address generating means that advances when the read direction is the horizontal direction.
a second counter that increases the count according to the number of pixel data constituting one scanning line when the reading direction is vertical; and one of the first counter and the second counter. 1. A control device for a frame memory, comprising a selection means for making a selection.
JP25955288A 1988-10-17 1988-10-17 Frame memory controller Pending JPH02107056A (en)

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JP25955288A JPH02107056A (en) 1988-10-17 1988-10-17 Frame memory controller

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100357589B1 (en) * 2000-11-07 2002-10-19 현대자동차주식회사 Device of chassis dynamo test

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61284173A (en) * 1985-06-10 1986-12-15 Nec Corp Facsimile equipment using transmission and reception in common

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