JPS6332392B2 - - Google Patents
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- JPS6332392B2 JPS6332392B2 JP13061982A JP13061982A JPS6332392B2 JP S6332392 B2 JPS6332392 B2 JP S6332392B2 JP 13061982 A JP13061982 A JP 13061982A JP 13061982 A JP13061982 A JP 13061982A JP S6332392 B2 JPS6332392 B2 JP S6332392B2
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- 238000013500 data storage Methods 0.000 claims 5
- 238000001514 detection method Methods 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000003786 synthesis reaction Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
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Description
【発明の詳細な説明】
本発明はCRT表示装置等における表示領域指
定装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a display area designation device for a CRT display device or the like.
電子計算機の端末装置として用いられるCRT
表示装置では、ユーザーが任意に使用できるユー
ザー表示領域に表示される通常の表示データの他
に例えばCPU（中央処理装置）からのエラーメツ
セージやオペレータガイダンスを表示する必要が
ある。これらのメツセージは、特定のメツセージ
表示領域において表示されるものであるが、他の
データの表示内容に応じてメツセージ表示領域を
移動させたい場合がある。しかし、従来のCRT
表示装置では、メツセージ表示領域は画面の下側
あるいは上側などに固定的に設けられており、汎
用性と融通性に欠けるという欠点があつた。 CRT used as a terminal device for electronic computers
In addition to normal display data displayed in a user display area that can be used by the user at will, the display device needs to display, for example, error messages and operator guidance from a CPU (central processing unit). These messages are displayed in a specific message display area, but there are cases where it is desired to move the message display area depending on the display content of other data. However, traditional CRT
In display devices, the message display area is fixedly provided at the bottom or top of the screen, which has the drawback of lacking versatility and flexibility.
本発明は上記の点に鑑みてなされたもので、メ
ツセージ表示領域を画面上の任意の領域に設定で
きる表示領域指定装置を提供することを目的とす
る。 The present invention has been made in view of the above points, and an object of the present invention is to provide a display area specifying device that can set a message display area to an arbitrary area on the screen.
以下図面を参照して本発明の一実施例を説明す
る。図においてDBはCSU（図示せず）からのデ
ータを伝送するデータバスで、このデータバス
DBには記憶部１が接続される。この記憶部１は
スクリーン・データ・メモリSDMとスクリー
ン・コントロール・メモリSCMとからなつてい
る。上記スクリーン・データ・メモリSDMは例
えば１、３、５…2n＋１の奇数番地によつて構
成され、表示データが記憶される。また、スクリ
ーン・コントロール・メモリSCMは０、２、４
…2nの偶数番地によつて構成され、上記各表示
データの表示状態等を制御するコントロールデー
タが記憶される。すなわち、記憶スクリーン・コ
ントロール・メモリSCMには、例えばリバース、
ブリンク、ハーフブライト等の表示状態を制御す
るコントロールデータ及びエラー、プロテクト等
を示すコントロールデータが記憶されると共に、
メツセージ領域のスタート位置を示すスタートコ
ードST、メツセージ領域のエンド位置を示すエ
ンドコードEDが記憶される。上記記憶部１は
CPUから信号ライン２を介して送られてくる読
出し／書込み指令Ｒ／Ｗによつて読出しあるいは
書込みが指定される。また、上記データバスDB
には、STコード検出回路３及びEDコード検出回
路４が接続される。上記STコード検出回路３は、
CPUから送られてくるスタートコードSTを検出
するもので、その検出信号によつてフリツプフロ
ツプ５をセツトする。また、EDコード検出回路
４はCPUから送られてくるエンドコードEDを検
出するもので、その検出信号によつてフリツプフ
ロツプ５をリセツトする。このフリツプフロツプ
５のＱ側出力は、切換回路６へ切換信号として送
られると共にアンド回路７及びワンシヨツト回路
８へ入力される。そして、このワンシヨツト回路
８から出力されるワンシヨツトパルスは、アンド
回路９へゲート信号として加えられる。また、こ
のアンド回路９にはアドレス記憶部１０に記憶さ
れているアドレスデータがアドレス選択スイツチ
１１を介して入力される。上記アドレス記憶部１
０は、メツセージ領域の先頭位置を指定するアド
レスA1〜Anを記憶しており、その先頭アドレス
A1〜Anの何れかがアドレス選択スイツチ１１に
より選択される。この選択スイツチ１１により選
択された先頭アドレスは、ワンシヨツト回路８か
らワンシヨツトパルスが出力された際にアンド回
路９を介してカウンタ１２にセツトされる。この
カウンタ１２の内容は、クロツク発生器１３から
アンド回路７を介して与えられるクロツクパルス
により順次カウントアツプされるもので、その出
力は切換回路６へ入力される。この切換回路６は
CPUからアドレスバスABを介して送られてくる
アドレスデータあるいはカウンタ１２の出力を切
換選択するもので、フリツプフロツプ５の出力が
“０”の場合はアドレスバスAB側を選択し、フ
リツプフロツプ５の出力が“１”の場合はカウン
タ１２の出力を選択してアドレスレジスタ１４へ
入力する。このアドレスレジスタ１４の出力はゲ
ート回路１５へ入力される。また、このゲート回
路１５には、同期制御回路１６によつて制御され
るアドレスカウンタ１７の出力が入力される。上
記ゲート回路１５は、CPUから送られてくる読
出し／書込み命令Ｒ／Ｗによつて切換動作するも
ので、読出し命令“０”の場合はアドレスカウン
タ１７を選択し、書込み命令Ｗ“１”の場合はア
ドレスレジスタ１４を選択して記憶部１のアドレ
スデータ入力端子へ入力する。しかして、この記
憶部１内のスクリーン・データ・メモリSDMか
ら読出される表示用データは、ゲート回路１８を
介してライン・データ・メモリ１９に入力され、
スクリーン・コントロール・メモリSCMから読
出されるコントロールデータはゲート回路２０を
介してライン・コントロール・メモリ２１へ入力
される。上記ライン・データ・メモリ１９及びラ
イン・コントロール・メモリ２１は、シフトレジ
スタで構成され、画面の１ラスタ走査毎にそれぞ
れゲート回路１８，２０を介して１循環し、デー
タの記憶保持を行つている。そして、ライン・デ
ータ・メモリ１９及びライン・コントロール・メ
モリ２１は画面の１ライン（文字１行分）走査毎
に記憶部１からゲート回路１８，１９を介して読
出される次のライン表示データ及びコントロール
データを記憶する。この場合、同期制御回路１６
によつてゲート回路１８，２０の制御が行われ
る。そして上記ライン・データ・メモリ１９に記
憶されたラインデータはキヤラクタ・ジエネレー
タ２２へ送られる。このキヤラクタ・ジエネレー
タ２２は、同期制御回路１６からの信号に同期し
て動作し、入力されるラインデータに対するキヤ
ラクタデータを発生する。このキヤラクタ・ジエ
ネレータ２２から出力されるキヤラクタデータ
は、Ｐ―Ｓ（並列―直列）変換回路２３を介して
直列データに変換され、合成回路２４へ送られ
る。また、ライン・コントロール・メモリ２１に
記憶されたコントロールデータは、検知回路２５
において検知され、その検知内容に基ずく制御信
号が合成回路２４へ送られて表示データと合成さ
れる。この合成回路２４で合成された信号はビデ
オ信号としてCRT表示部（図示せず）へ送られ
る。また、このCRT表示部には同期制御回路１
６から水平同期信号H.SYNC及び垂直同期信号
V.SYNCが与えられる。 An embodiment of the present invention will be described below with reference to the drawings. In the figure, DB is a data bus that transmits data from the CSU (not shown), and this data bus
A storage unit 1 is connected to the DB. This storage section 1 consists of a screen data memory SDM and a screen control memory SCM. The screen data memory SDM is constituted by, for example, odd addresses 1, 3, 5, . . . 2n+1, and display data is stored therein. Also, screen control memory SCM is 0, 2, 4
...2n even-numbered addresses, and stores control data for controlling the display state of each of the above-mentioned display data. That is, the memory screen control memory SCM includes, for example, reverse,
Control data for controlling display states such as blink and half-bright, and control data for indicating errors, protection, etc. are stored, and
A start code ST indicating the start position of the message area and an end code ED indicating the end position of the message area are stored. The storage unit 1 is
Reading or writing is designated by a read/write command R/W sent from the CPU via signal line 2. In addition, the above data bus DB
An ST code detection circuit 3 and an ED code detection circuit 4 are connected to the ST code detection circuit 3 and the ED code detection circuit 4. The above ST code detection circuit 3 is
It detects the start code ST sent from the CPU, and the flip-flop 5 is set based on the detection signal. Further, the ED code detection circuit 4 detects the end code ED sent from the CPU, and resets the flip-flop 5 based on the detection signal. The Q-side output of the flip-flop 5 is sent to the switching circuit 6 as a switching signal and is also input to the AND circuit 7 and the one-shot circuit 8. The one shot pulse output from the one shot circuit 8 is applied to the AND circuit 9 as a gate signal. Furthermore, address data stored in an address storage section 10 is input to this AND circuit 9 via an address selection switch 11. The address storage section 1
0 stores addresses A 1 to An that specify the starting position of the message area, and the starting address
Any one of A 1 to An is selected by the address selection switch 11. The start address selected by the selection switch 11 is set in the counter 12 via the AND circuit 9 when the one shot pulse is output from the one shot circuit 8. The contents of this counter 12 are sequentially counted up by clock pulses applied from a clock generator 13 via an AND circuit 7, and its output is inputted to a switching circuit 6. This switching circuit 6
This switch selects the address data sent from the CPU via the address bus AB or the output of the counter 12. If the output of the flip-flop 5 is "0", the address bus AB side is selected and the output of the flip-flop 5 is In the case of "1", the output of the counter 12 is selected and inputted to the address register 14. The output of this address register 14 is input to a gate circuit 15. Furthermore, the output of an address counter 17 controlled by a synchronization control circuit 16 is input to this gate circuit 15 . The gate circuit 15 switches according to the read/write command R/W sent from the CPU, and selects the address counter 17 when the read command is "0" and selects the address counter 17 when the write command W is "1". In this case, the address register 14 is selected and inputted to the address data input terminal of the storage section 1. The display data read from the screen data memory SDM in the storage section 1 is input to the line data memory 19 via the gate circuit 18.
Control data read from the screen control memory SCM is input to the line control memory 21 via the gate circuit 20. The line data memory 19 and line control memory 21 are composed of shift registers, and are circulated once through gate circuits 18 and 20 for each raster scan of the screen to store and hold data. . The line data memory 19 and line control memory 21 store the next line display data read out from the storage section 1 via the gate circuits 18 and 19 every time one line of the screen (one line of characters) is scanned. Store control data. In this case, the synchronous control circuit 16
The gate circuits 18 and 20 are controlled by. The line data stored in the line data memory 19 is then sent to the character generator 22. This character generator 22 operates in synchronization with a signal from the synchronous control circuit 16, and generates character data for input line data. The character data output from the character generator 22 is converted into serial data via a PS (parallel-serial) conversion circuit 23 and sent to a synthesis circuit 24. Furthermore, the control data stored in the line control memory 21 is transmitted to the detection circuit 25.
A control signal based on the detected content is sent to the synthesis circuit 24 and synthesized with display data. The signal synthesized by the synthesis circuit 24 is sent as a video signal to a CRT display section (not shown). In addition, this CRT display section also has a synchronous control circuit 1.
6 to horizontal synchronization signal H.SYNC and vertical synchronization signal
V.SYNC is given.
次に上記のように構成された本発明の動作を説
明する。システム利用のデータを記憶部１へ書込
む際は、まず、このデータの最初であることを示
すSTコードがCPUからデータバスDBを介して
送られてくると共に書込み指令Ｗが信号ライン２
を介して与えられる。上記STコードは、STコー
ド検出回路３で検出され、その検出信号によりフ
リツプフロツプ５がセツトされる。この結果、フ
リツプフロツプ５の出力が“１”となり、切換回
路６がカウンタ１２側に切換えられると共にワン
シヨツト回路８からワンシヨツトパルスが出力さ
れ、アンド回路７のゲートが開かれる。従つてア
ドレス記憶部１０に記憶されている先頭アドレス
A1〜Anの１つの例えばA2がアドレス選択スイツ
チ１１で選択され、アンド回路９を介してカウン
タ１２へセツトされる。このカウンタ１２へセツ
トされた先頭アドレスは、切換回路６を介してア
ドレスレジスタ１４へ転送される。CPUからの
書込み指令Ｗが与えられている場合には、アドレ
スレジスタ１４の内容がゲート回路１５で選択さ
れて記憶部１へ送られ、そのアドレスを指定す
る。この、アドレスレジスタ１４によつて指定さ
れたスクリーンコントロールメモリSCMのアド
レス位置にCPUからデータバスDBに送り出され
ているSTコードが書込まれる。上記STコードの
書込みを終了すると、クロツク発生器１３からア
ンド回路７を介してカウンタ１２に送られるクロ
ツクパルスによつてカウンタ１２の内容が「１」
カウントアツプされ、アドレスレジスタ１４を介
して記憶部１の次のアドレスが指定される。この
アドレス指定はスクリーンデータメモリSDMに
対するものであり、そのアドレス位置にCPUか
らデータバスDBに送られてくるメツセージ表示
データが書込まれる。以下クロツク発生器１３か
ら出力されるクロツクパルスによつてカウンタ１
２の内容が順次カウントアツプされ、スクリーン
コントロールメモリSCMとスクリーンデータメ
モリSDMが交互にアドレス指定され、コントロ
ールデータとメツセージ表示データとの書込みが
交互に行われる。そしてメツセージ表示データの
書込みを終了すると、CPUはEDコードをデータ
バスDBに出力してスクリーンコントロールメモ
リSCMに書込む。また、上記EDコードがCPUか
ら送られてくると、EDコード検出回路４がそれ
を検出してフリツプフロツプ５をリセツトする。
この結果、フリツプフロツプ５の出力が“０”と
なり、切換回路６をアドレスバスAB側に切換え
る。従つてこれ以後はCPUからアドレスバスAB
に出力されるアドレスデータがアドレスレジスタ
１４にセツトされる。このアドレスは上記メツセ
ージ表示データが記憶されているアドレス以外の
アドレスを示し、このアドレスに従つてスクリー
ンデータメモリSDM及びスクリーンコントロー
ルメモリSCMに対する表示データとそのコント
ロールデータが交互に書込まれる。そして、記憶
部１に対して１画面分のデータ書込みを終了する
と、CPUから信号ラインに読出し指令Ｒが与え
られ、記憶部１が読出しモードとなると共にゲー
ト回路１５がアドレスカウンタ１７を選択するよ
うに切換えられる。このアドレスカウンタ１７の
内容は、同期制御回路１６によつて順次カウント
アツプされ、記憶部１の内容つまり、スクリーン
データメモリSDM及びスクリーンコントロール
メモリSCMの内容が交互に読出される。スクリ
ーンデータメモリSDMから読出される表示デー
タは、ゲート回路１８を介してライン・データ・
メモリ１９へ書込まれる。このライン・データ・
メモリ１９は表示文字１行分のデータを記憶す
る。また、スクリーンコントロールメモリSCM
から読出されるコントロールデータは、ゲート回
路２０を介してライン・コントロール・メモリ２
１へ書込まれる。このライン・コントロール・メ
モリ２１には、ライン・データ・メモリ１９に記
憶した１行分の表示データに対するコントロール
データを記憶する。ライン・データ・メモリ１９
に記憶したデータは、キヤラクタ・ジエネレータ
２２へ送られる。このキヤラクタ・ジエネレータ
２２は同期制御回路１６からの信号及びライン・
データ・メモリ１９からの表示データに応じて順
次キヤラクタデータを発生する。このキヤラクタ
データはＰ―Ｓ変換回路２３で直列データに変換
されて合成回路２４へ入力される。一方、ライ
ン・コントロール・メモリ２１に記憶されたコン
トロールデータは、検知回路２５へ送られる。こ
の検知回路２５は入力されるコントロールデータ
の内容を検知し、その検知内容に従つて合成回路
２４へ制御信号を与える。そして、この合成回路
２４の出力はCRT表示部へ送られて表示される。
この場合、スクリーンコントロールメモリSCM
に記憶されているSTコードとEDコードとの間が
メツセージ表示領域として規定され、その規定領
域においてメツセージデータが表示される。 Next, the operation of the present invention configured as described above will be explained. When writing system-use data to the storage unit 1, first, an ST code indicating that this data is the beginning is sent from the CPU via the data bus DB, and a write command W is sent to the signal line 2.
given through. The ST code is detected by an ST code detection circuit 3, and a flip-flop 5 is set by the detection signal. As a result, the output of the flip-flop 5 becomes "1", the switching circuit 6 is switched to the counter 12 side, a one-shot pulse is output from the one-shot circuit 8, and the gate of the AND circuit 7 is opened. Therefore, the start address stored in the address storage unit 10
One of A 1 to An, for example A 2 , is selected by the address selection switch 11 and set in the counter 12 via the AND circuit 9 . The start address set in the counter 12 is transferred to the address register 14 via the switching circuit 6. When a write command W is given from the CPU, the contents of the address register 14 are selected by the gate circuit 15 and sent to the storage section 1 to designate the address. The ST code sent from the CPU to the data bus DB is written into the address position of the screen control memory SCM specified by the address register 14. When writing of the above ST code is completed, the contents of the counter 12 are set to "1" by a clock pulse sent from the clock generator 13 to the counter 12 via the AND circuit 7.
The count is incremented, and the next address in the storage unit 1 is specified via the address register 14. This address designation is for the screen data memory SDM, and message display data sent from the CPU to the data bus DB is written at that address location. Below, the counter 1 is controlled by the clock pulses output from the clock generator 13.
The contents of 2 are sequentially counted up, the screen control memory SCM and the screen data memory SDM are alternately addressed, and control data and message display data are alternately written. After writing the message display data, the CPU outputs the ED code to the data bus DB and writes it to the screen control memory SCM. Further, when the ED code is sent from the CPU, the ED code detection circuit 4 detects it and resets the flip-flop 5.
As a result, the output of the flip-flop 5 becomes "0" and the switching circuit 6 is switched to the address bus AB side. Therefore, from now on, from the CPU to the address bus AB
The address data output to the address register 14 is set in the address register 14. This address indicates an address other than the address where the message display data is stored, and display data and control data thereof are alternately written to the screen data memory SDM and screen control memory SCM in accordance with this address. When data writing for one screen is completed in the storage section 1, a read command R is given from the CPU to the signal line, and the storage section 1 enters the read mode and the gate circuit 15 selects the address counter 17. can be switched to The contents of the address counter 17 are sequentially counted up by the synchronization control circuit 16, and the contents of the storage section 1, that is, the contents of the screen data memory SDM and the screen control memory SCM are read out alternately. The display data read from the screen data memory SDM is sent to the line data via the gate circuit 18.
Written to memory 19. This line data
The memory 19 stores data for one line of display characters. Also, screen control memory SCM
The control data read from the line control memory 2 is sent via the gate circuit 20 to the line control memory 2.
1. This line control memory 21 stores control data for one line of display data stored in the line data memory 19. Line data memory 19
The data stored in is sent to the character generator 22. This character generator 22 receives the signal from the synchronous control circuit 16 and the line
Character data is sequentially generated in accordance with the display data from the data memory 19. This character data is converted into serial data by the PS conversion circuit 23 and input to the synthesis circuit 24. On the other hand, the control data stored in the line control memory 21 is sent to the detection circuit 25. This detection circuit 25 detects the content of the input control data and provides a control signal to the synthesis circuit 24 according to the detected content. The output of this synthesis circuit 24 is then sent to the CRT display section and displayed.
In this case, the screen control memory SCM
The area between the ST code and the ED code stored in is defined as a message display area, and the message data is displayed in this defined area.
このように本発明においては、アドレス記憶部
１０に記憶しているメツセージ表示領域に対する
先頭アドレスをアドレス選択スイツチ１１で選択
するようにしているので、メツセージ表示領域を
画面上の任意の領域に設定することができる。従
つて表示データの内容に応じてメツセージ表示領
域を簡単に移動でき、高い汎用性を得ることがで
きる。 In this way, in the present invention, since the start address for the message display area stored in the address storage section 10 is selected by the address selection switch 11, the message display area can be set to any area on the screen. be able to. Therefore, the message display area can be easily moved according to the contents of display data, and high versatility can be obtained.
図は本発明の一実施例を示す回路構成図であ
る。
１…記憶部、SDM…スクリーンデータメモリ、
SCM…スクリーンコントロールメモリ、３…ST
コード検出回路、４…EDコード検出回路、６…
切換回路、８…ワンシヨツト回路、１０…アドレ
ス記憶部、１５，１８，２０…ゲート回路。
The figure is a circuit configuration diagram showing an embodiment of the present invention. 1...Storage unit, SDM...Screen data memory,
SCM...Screen control memory, 3...ST
Code detection circuit, 4...ED code detection circuit, 6...
Switching circuit, 8... one shot circuit, 10... address storage section, 15, 18, 20... gate circuit.
Claims (1)
と、この表示部に対応して複数行にわたる少なく
とも１画面分のデータを記憶するデータ記憶手段
と、このデータ記憶手段内のデータを順次読み出
して前記表示部へ表示する表示制御手段と、前記
データ記憶手段の特定行の先頭を示す先頭アドレ
スを複数個記憶するアドレス記憶手段と、前記先
頭アドレスの１つを選択する選択手段と、前記選
択された１つの先頭アドレスから順次アドレス指
定される前記データ記憶手段の所定領域へCPU
から送出されるメツセージデータを順次書き込む
書込制御手段とを具備し、メツセージを表示部の
任意の行に選択的に表示することを特徴とする表
示領域指定装置。1. A display unit that displays data over multiple lines, a data storage unit that stores at least one screen worth of data across multiple lines corresponding to the display unit, and a data storage unit that sequentially reads out the data in this data storage unit and displays the data as described above. display control means for displaying on a display section; address storage means for storing a plurality of starting addresses indicating the beginning of a specific line of the data storage means; selection means for selecting one of the starting addresses; The CPU moves to a predetermined area of the data storage means that is sequentially addressed from one top address.
What is claimed is: 1. A display area specifying device, comprising a write control means for sequentially writing message data sent from a display area, and selectively displaying a message on an arbitrary line of a display section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13061982A JPS5824188A (en) | 1982-07-27 | 1982-07-27 | Display area indicator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13061982A JPS5824188A (en) | 1982-07-27 | 1982-07-27 | Display area indicator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5824188A JPS5824188A (en) | 1983-02-14 |
| JPS6332392B2 true JPS6332392B2 (en) | 1988-06-29 |
Family
ID=15038554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13061982A Granted JPS5824188A (en) | 1982-07-27 | 1982-07-27 | Display area indicator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824188A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020203645A1 (en) | 2019-03-29 | 2020-10-08 | ホヤ レンズ タイランド リミテッド | Measuring method for measuring rotation characteristic of eyeball of subject and setting method for progressive power lens |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59219785A (en) * | 1983-05-30 | 1984-12-11 | 株式会社日立製作所 | Display unit |
| JPS60262241A (en) * | 1984-06-08 | 1985-12-25 | Sharp Corp | Information display method of computer |
| US4899276A (en) * | 1984-08-14 | 1990-02-06 | International Business Machines Corporation | Field-directed screen help technique |
| JPS61109137A (en) * | 1984-10-31 | 1986-05-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Determination of assistant information display position |
| JPS62145315A (en) * | 1985-12-19 | 1987-06-29 | Toshiba Corp | Message display device |
| JPH02197864A (en) * | 1989-01-26 | 1990-08-06 | Fuji Xerox Co Ltd | Message display system |
-
1982
- 1982-07-27 JP JP13061982A patent/JPS5824188A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020203645A1 (en) | 2019-03-29 | 2020-10-08 | ホヤ レンズ タイランド リミテッド | Measuring method for measuring rotation characteristic of eyeball of subject and setting method for progressive power lens |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5824188A (en) | 1983-02-14 |
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