JPH0832874A - Four-pattern display device - Google Patents
Four-pattern display deviceInfo
- Publication number
- JPH0832874A JPH0832874A JP6168322A JP16832294A JPH0832874A JP H0832874 A JPH0832874 A JP H0832874A JP 6168322 A JP6168322 A JP 6168322A JP 16832294 A JP16832294 A JP 16832294A JP H0832874 A JPH0832874 A JP H0832874A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- line
- video data
- input
- video
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Studio Circuits (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、画像表示装置に関し、
特に一つの画面を分割して4画面を表示可能にした画像
表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display device,
In particular, the present invention relates to an image display device in which one screen is divided and four screens can be displayed.
【0002】[0002]
【従来の技術】従来の4画面表示装置は、各々の映像信
号入力に対してフレームメモリを備え、各々のフレーム
メモリに対する書き込み及び読み出しを制御して子画面
信号を作成し、合成して一つの画面に表示するようにし
ていた。2. Description of the Related Art A conventional four-screen display device is provided with a frame memory for each video signal input, and controls writing and reading with respect to each frame memory to create a child screen signal and synthesize it to create a single screen signal. It was supposed to be displayed on the screen.
【0003】[0003]
【発明が解決しようとする課題】従って、少なくとも4
つ以上のフレームメモリが必要となり、コストが高くな
るといった問題点があった。本発明は、フレームメモリ
の使用数を減らし、コストを低減させることが可能な4
画面表示装置を提供することを目的とする。Therefore, at least 4
There is a problem that more than two frame memories are required and the cost becomes high. The present invention can reduce the number of frame memories used and reduce the cost.
An object is to provide a screen display device.
【0004】[0004]
【課題を解決するための手段】本願第1の発明の4画面
表示装置は、第1の映像信号入力の1Hの映像データを
書き込み、倍速で読み出し可能とした第1のラインメモ
リと、第2の映像信号入力の1Hの映像データを書き込
み、倍速で読み出し可能とした第2のラインメモリと、
前記第1のラインメモリ及び前記第2のラインメモリか
ら読み出した1Hの映像データを各々1本おきに間引
き、所定の順序で書き込み可能とした第1のビデオメモ
リと、同様に第3の映像信号入力の1Hの映像データを
書き込み、倍速で読み出し可能とした第3のラインメモ
リと、第4の映像信号入力の1Hの映像データを書き込
み、倍速で読み出し可能とした第4のラインメモリと、
前記第3のラインメモリ及び前記第4のラインメモリか
ら読み出した1Hの映像データを各々1本おきに間引
き、所定の順序で書き込み可能とした第2のビデオメモ
リとからなり、垂直同期信号の半分の期間毎に前記第1
のビデオメモリ及び前記第2のビデオメモリから交互に
垂直走査期間の半分の期間で各々読み出して合成して出
力することを特徴とする。本願第2の発明の4画面表示
装置は、前記ビデオメモリがフレームメモリ、あるいは
フィールドメモリからなることを特徴とする。A four-screen display device according to the first invention of the present application includes a first line memory capable of writing video data of 1H of a first video signal input and reading the video data at a double speed, and a second line memory. A second line memory capable of writing 1H video data of the video signal input and reading at double speed,
The 1H video data read from the first line memory and the 2nd line memory is thinned out every other line, and the first video memory is writable in a predetermined order. A third line memory capable of writing input 1H video data and readable at double speed; and a fourth line memory capable of writing 1H video data of a fourth video signal input and readable at double speed;
It is composed of a second video memory in which 1H video data read out from the third line memory and the fourth line memory is thinned out every other line and writable in a predetermined order. The first for each period
And the second video memory are alternately read out during a half period of the vertical scanning period, synthesized, and output. The four-screen display device of the second invention of the present application is characterized in that the video memory comprises a frame memory or a field memory.
【0005】[0005]
【作用】本発明は上記したように、各映像信号入力の1
Hの映像データを各ラインメモリに書き込み、読み出し
の速さを倍速にすることにより、水平方向の時間軸を1
/2にし、各ラインメモリからの1Hの映像データを各
々1本おきに間引き、ラインメモリ2個ずつを組にして
各々のビデオメモリに1Hの映像データを順次書き込
み、1フレームあるいは1フィールドの書き込み終了後
に垂直走査期間の半分の期間で読み出すことにより垂直
方向のサイズを圧縮し、ビデオメモリに書き込む際に所
定の順序で書き込むことにより、水平方向の画像の表示
位置を指定して2つの画像を合成し、垂直走査期間の半
分の期間毎に第1のビデオメモリ及び第2のビデオメモ
リから交互に読み出すことにより、垂直方向の画像の表
示位置を指定し、合成して出力するようにしており、同
出力に基づき表示装置に表示すれば、一つの画面を4分
割して各映像信号入力の画像を表示することが可能とな
る。According to the present invention, as described above, 1 of each video signal input is used.
By writing H video data to each line memory and doubling the read speed, the horizontal time axis is set to 1
/ 2, 1H video data from each line memory is thinned out every other line, and 2 line memories are grouped together to sequentially write 1H video data to each video memory, writing 1 frame or 1 field. After the end, the size in the vertical direction is compressed by reading in the half of the vertical scanning period, and by writing in the video memory in a predetermined order, two images can be displayed by designating the display position of the horizontal image. By synthesizing and alternately reading from the first video memory and the second video memory every half period of the vertical scanning period, the display position of the image in the vertical direction is specified, and the synthesized image is output. If it is displayed on the display device based on the same output, it is possible to divide one screen into four and display the image of each video signal input.
【0006】[0006]
【実施例】図1は、本発明の一実施例を示す4画面表示
装置のブロック図であり、図2は、本発明による表示例
を示す説明図であり、以下図1及び図2を参照して実施
例について説明する。入力端子1〜4に各々入力される
映像信号入力A〜Dは各々信号間で同期がとれているも
のとする。ラインメモリ5には入力端子1を介して入力
された入力Aの1Hの映像データをメモリ制御部9の制
御により書き込み、書き込み速度の倍速で読み出して出
力し、ラインメモリ6には入力端子2を介して入力され
た入力Bの1Hの映像データをメモリ制御部9の制御に
より書き込み、書き込み速度の倍速で読み出して出力
し、ラインメモリ7には入力端子3を介して入力された
入力Cの1Hの映像データをメモリ制御部9の制御によ
り書き込み、書き込み速度の倍速で読み出して出力し、
ラインメモリ8には入力端子4を介して入力された入力
Dの1Hの映像データをメモリ制御部9の制御により書
き込み、書き込み速度の倍速で読み出して出力するよう
にして、入力信号A〜Dに対して各々水平方向の時間軸
を1/2に圧縮できるようにしている。FIG. 1 is a block diagram of a four-screen display device showing an embodiment of the present invention, and FIG. 2 is an explanatory view showing a display example according to the present invention. Refer to FIGS. 1 and 2 below. An example will be described. It is assumed that the video signal inputs A to D respectively input to the input terminals 1 to 4 are synchronized with each other. The 1H video data of the input A input through the input terminal 1 is written to the line memory 5 under the control of the memory control unit 9 and is read out at a double speed of the writing speed to be output. The line memory 6 is provided with the input terminal 2 The input B 1H video data input via the input is input under the control of the memory control unit 9 and is read out at a double speed of the write speed and output. The line memory 7 receives the input C 1H input via the input terminal 3. The video data of is written under the control of the memory control unit 9, and is read out and output at a double speed of the writing speed,
The 1H video data of the input D input through the input terminal 4 is written in the line memory 8 under the control of the memory control unit 9 and is read and output at a double speed of the writing speed to output the input signals A to D. On the other hand, the horizontal time axis can be compressed to 1/2.
【0007】ラインメモリ5及びラインメモリ6から読
み出した1Hの映像データを各々1本おきに間引き、所
定の順序、例えばラインメモリ5の次にラインメモリ6
から読み出した1Hの映像データをメモリ制御部12の
制御によりフレームメモリ10に各フレーム毎に書き込
み、1フレームの書き込み終了後に読み出すようにして
おり、これにより、図2に示すように入力A及び入力B
の画像を垂直方向に1/2に圧縮すると共に、水平方向
の画像の表示位置、左側に入力Aを表示し、右側に入力
Bを表示するように指定して、入力Aと入力Bとを合成
することが可能となる。同様に、ラインメモリ7及びラ
インメモリ8から読み出した1Hの映像データを各々1
本おきに間引き、所定の順序、例えばラインメモリ7の
次にラインメモリ8から読み出した1Hの映像データを
メモリ制御部12の制御によりフレームメモリ11に各
フレーム毎に書き込み、1フレームの書き込み終了後に
垂直走査期間の半分の期間で読み出すようにしており、
これにより、図2に示すように入力C及び入力Dの画像
を垂直方向に1/2に圧縮すると共に、水平方向の画像
の表示位置、左側に入力Cを表示し、右側に入力Dを表
示するように指定して、入力Cと入力Dとを合成するこ
とが可能となる。The image data of 1H read from the line memory 5 and the line memory 6 is thinned out every other line, and the line memory 6 and the line memory 6 are arranged in a predetermined order.
The 1H video data read from the memory is written into the frame memory 10 for each frame under the control of the memory control unit 12 and is read out after the writing of one frame is completed. As a result, as shown in FIG. B
Image is compressed to 1/2 in the vertical direction, input A is displayed on the left side and input B is displayed on the left side, and input A and input B are specified. It becomes possible to synthesize. Similarly, 1H video data read from the line memory 7 and the line memory 8
The data is thinned out every other line, and in a predetermined order, for example, 1H video data read from the line memory 8 next to the line memory 7 is written in the frame memory 11 for each frame under the control of the memory control unit 12 and after one frame is written It is designed to read in half the vertical scanning period,
As a result, as shown in FIG. 2, the images of the input C and the input D are compressed to 1/2 in the vertical direction, the input position C is displayed on the left side of the horizontal image display position, and the input D is displayed on the right side. It is possible to synthesize the input C and the input D by designating that
【0008】メモリ制御部12の制御により、垂直走査
期間の半分の期間毎にフレームメモリ10及びフレーム
メモリ11から交互に読み出し、さらに合成して映像信
号を出力するようにしており、フレームメモリ10の次
にフレームメモリ11から読み出すようにすれば、例え
ば図2に示すように入力Aと入力Bを上部に、入力Cと
入力Dを下部になるように、垂直方向の画像の表示位置
を指定して一つの画面を4分割して各映像信号入力の画
像を表示することが可能となる。前記実施例において
は、ビデオメモリとしてフレームメモリ10及び11を
用いた例を示しているが、フレームメモリ10及び11
の代わりにフィールドメモリを用いるようにしても良
い。Under the control of the memory controller 12, the frame memory 10 and the frame memory 11 are alternately read out every half period of the vertical scanning period, and further combined to output a video signal. Next, by reading from the frame memory 11, for example, as shown in FIG. 2, the display position of the image in the vertical direction is designated so that the input A and the input B are on the upper side and the input C and the input D are on the lower side. It is possible to divide one screen into four and display the image of each video signal input. In the above-mentioned embodiment, an example in which the frame memories 10 and 11 are used as the video memory is shown.
A field memory may be used instead of.
【0009】[0009]
【発明の効果】以上説明したように、本発明によれば、
各映像信号入力の1Hの映像データを各ラインメモリに
書き込み、読み出しの速さを倍速にすることにより、水
平方向の時間軸を1/2に圧縮し、各ラインメモリから
の1Hの映像データを各々1本おきに間引き、ラインメ
モリ2個ずつを組にして各々のフレームメモリに1Hの
映像データを順次書き込み、1フレームの書き込み終了
後に垂直走査期間の半分の期間で読み出すことにより垂
直方向のサイズを圧縮し、フレームメモリに書き込む際
に所定の順序で書き込むことにより、水平方向の画像の
表示位置を指定して2つの画像を合成し、垂直走査期間
の半分の期間毎に2つのフレームメモリから交互に読み
出すことにより、垂直方向の画像の表示位置を指定し、
合成して出力するようにしており、同出力に基づき表示
装置に表示すれば、一つの画面を4分割して各映像信号
入力の画像を表示することが可能となり、従来例と比較
しフレームメモリの使用数を減らしているため、コスト
の安価な4画面表示装置を提供することができる。As described above, according to the present invention,
By writing 1H video data of each video signal input to each line memory and doubling the read speed, the horizontal time axis is compressed to 1/2, and 1H video data from each line memory is compressed. Vertical size is reduced by thinning out every other line, writing 1H video data in sequence to each frame memory in groups of two line memories, and reading out in half the vertical scanning period after writing one frame. Are compressed and written in a predetermined order when writing to the frame memory, thereby specifying the display position of the image in the horizontal direction to synthesize the two images, and from the two frame memories every half of the vertical scanning period. By alternately reading, specify the display position of the vertical image,
When they are combined and output, and if they are displayed on the display device based on the same output, it is possible to divide one screen into four and display the image of each video signal input. Since the number of devices used is reduced, it is possible to provide a low cost four-screen display device.
【図1】本発明の一実施例を示す4画面表示装置のブロ
ック図である。FIG. 1 is a block diagram of a four-screen display device showing an embodiment of the present invention.
【図2】本発明による表示例を示す説明図である。FIG. 2 is an explanatory diagram showing a display example according to the present invention.
1 入力端子 2 入力端子 3 入力端子 4 入力端子 5 ラインメモリ 6 ラインメモリ 7 ラインメモリ 8 ラインメモリ 9 メモリ制御部 10 フレームメモリ 11 フレームメモリ 12 メモリ制御部 1 input terminal 2 input terminal 3 input terminal 4 input terminal 5 line memory 6 line memory 7 line memory 8 line memory 9 memory control unit 10 frame memory 11 frame memory 12 memory control unit
Claims (2)
を書き込み、倍速で読み出し可能とした第1のラインメ
モリと、第2の映像信号入力の1Hの映像データを書き
込み、倍速で読み出し可能とした第2のラインメモリ
と、前記第1のラインメモリ及び前記第2のラインメモ
リから読み出した1Hの映像データを各々1本おきに間
引き、所定の順序で書き込み可能とした第1のビデオメ
モリと、同様に第3の映像信号入力の1Hの映像データ
を書き込み、倍速で読み出し可能とした第3のラインメ
モリと、第4の映像信号入力の1Hの映像データを書き
込み、倍速で読み出し可能とした第4のラインメモリ
と、前記第3のラインメモリ及び前記第4のラインメモ
リから読み出した1Hの映像データを各々1本おきに間
引き、所定の順序で書き込み可能とした第2のビデオメ
モリとからなり、前記第1のビデオメモリ及び前記第2
のビデオメモリから交互に垂直走査期間の半分の期間で
各々読み出して合成して出力することを特徴とする4画
面表示装置。1. A first line memory capable of writing 1H video data of a first video signal input and read at double speed, and a first line memory writing 1H video data of a second video signal input and read at double speed. A second line memory, and a first video memory in which 1H video data read from the first line memory and the second line memory are thinned out every other line, and writable in a predetermined order. Similarly, 1H video data of the third video signal input can be written and read at double speed, and a third line memory that can read 1H video data of the fourth video signal input and read at double speed. The fourth line memory, and the 1H video data read from the third line memory and the fourth line memory are thinned out every other line and written in a predetermined order. A second video memory that can be plugged into the first video memory and the second video memory.
The four-screen display device is characterized in that it is read from the video memory alternately in half the period of the vertical scanning period, synthesized, and outputted.
るいはフィールドメモリからなる請求項1記載の4画面
表示装置。2. The four-screen display device according to claim 1, wherein the video memory comprises a frame memory or a field memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6168322A JPH0832874A (en) | 1994-07-20 | 1994-07-20 | Four-pattern display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6168322A JPH0832874A (en) | 1994-07-20 | 1994-07-20 | Four-pattern display device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0832874A true JPH0832874A (en) | 1996-02-02 |
Family
ID=15865895
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6168322A Pending JPH0832874A (en) | 1994-07-20 | 1994-07-20 | Four-pattern display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0832874A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1175108A (en) * | 1997-08-28 | 1999-03-16 | Casio Comput Co Ltd | Camera device and image pickup method |
JP2007171454A (en) * | 2005-12-21 | 2007-07-05 | Matsushita Electric Ind Co Ltd | Video display device |
-
1994
- 1994-07-20 JP JP6168322A patent/JPH0832874A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1175108A (en) * | 1997-08-28 | 1999-03-16 | Casio Comput Co Ltd | Camera device and image pickup method |
JP2007171454A (en) * | 2005-12-21 | 2007-07-05 | Matsushita Electric Ind Co Ltd | Video display device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3107888B2 (en) | Screen editing device for electronic camera system | |
JPS62142476A (en) | Television receiver | |
JPH0426273B2 (en) | ||
JPH0832874A (en) | Four-pattern display device | |
US6195131B1 (en) | Method of generating enlarged image signal by the use of field memory | |
JP2833024B2 (en) | Display screen synthesis device | |
JP2918049B2 (en) | Storage method for picture-in-picture | |
JPS595276A (en) | Signal conversion system for computer image | |
JP2781924B2 (en) | Superimpose device | |
JP2000125284A (en) | Monitor camera system | |
JP2900958B2 (en) | Caption moving circuit | |
JPH0627932A (en) | Frame memory controller | |
JPH0812541B2 (en) | Image synthesis display circuit | |
KR960013005A (en) | Image Magnification Device of Image Processing System | |
JPH0816808A (en) | Picture display device/method | |
JPH02288681A (en) | Picture memory address correction circuit | |
JPH02254883A (en) | Non-interlace reduced display converter | |
JPS63680A (en) | Multi-window display device | |
JPH0345994A (en) | Image display device | |
JPH031775A (en) | Superimposing device for magnetic recording and reproducing device | |
JPH01109972A (en) | Video magnification signal processing unit | |
JPS63242069A (en) | Video signal processing circuit | |
JPH0523462B2 (en) | ||
JPH0681276B2 (en) | Image memory device | |
JPS62151066A (en) | Electronic blackboard device |