JPS5926032B2 - Television video signal generator - Google Patents
Television video signal generatorInfo
- Publication number
- JPS5926032B2 JPS5926032B2 JP54039650A JP3965079A JPS5926032B2 JP S5926032 B2 JPS5926032 B2 JP S5926032B2 JP 54039650 A JP54039650 A JP 54039650A JP 3965079 A JP3965079 A JP 3965079A JP S5926032 B2 JPS5926032 B2 JP S5926032B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- video signal
- television video
- dot
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Studio Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、テレビジョン映像の一画面分の表示データを
メモリに記憶し、そのメモリからテレビジョン走査に同
期して表示データを読み出してテレビジョン映像信号を
得るテレビジョン映像信号発生装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a television system in which display data for one screen of television video is stored in a memory, and the display data is read out from the memory in synchronization with television scanning to obtain a television video signal. The present invention relates to a video signal generator.
この種の装置は、テレビジョン画面を、水平方向にN等
分し垂直方向にM等分してできるN×M個の格子に分け
、これらの各格子に表示すべきデータ(以下、ドットゼ
ータと称する)を、格子数と等しい数の記憶セルを有す
るメモリの各記憶セルにそれぞれ記憶し、このメモリか
らテレビジョン走査に同期して記憶データを読み出すこ
とによつて、モザイク状のテレビジョン映像を表わすテ
レビジョン映像信号を発生する。This type of device divides the television screen into N x M grids created by dividing the television screen into N equal parts in the horizontal direction and M equal parts in the vertical direction. ) is stored in each storage cell of a memory having a number of storage cells equal to the number of grids, and by reading out the stored data from this memory in synchronization with television scanning, a mosaic television image can be created. Generates a television video signal representing .
この種のテレビジョン映像信号発生装置は、コンピユー
タアデータを処理しその結果をテレビジョン映像として
表示する場合などに使用される。このような場合、コン
ピュータに保有されているデータおよびコンピュータに
接続されている端末装置からのデータを用いて、コンピ
ュータでデータ処理を行ない、その結果は映像として表
示できるように、ドットデータ単位でかつコンピュータ
の出力タイミングでテレビジョン映像信号発生装置のメ
モリに記憶される。端末装置から新たなデータがコンピ
ュータに加えられると、このデータを用いてデータ処理
が行なわれ、その結果記憶されている表示データで変更
すべきデータのみドットデータ単位でメモリに書き込ま
れ、この書込みによつて前に記憶されていた表示データ
は新しい表示データに変更される。このようにしてメモ
リに記憶された、あるいはその後のコンピユータでのデ
ータ処理によつて変更され記憶されている表示データは
、テレビジヨン走査と同期して読み出されテレビジヨン
映像信号となる。This type of television video signal generating device is used when processing computer data and displaying the result as a television video. In such cases, the computer performs data processing using the data held in the computer and the data from the terminal device connected to the computer, and the results are displayed in dot data units and as images. It is stored in the memory of the television video signal generator at the output timing of the computer. When new data is added to the computer from the terminal device, data processing is performed using this data, and as a result, only the data that should be changed in the stored display data is written to the memory in units of dot data, and this writing is The previously stored display data is thus changed to the new display data. The display data thus stored in the memory, or modified and stored through subsequent data processing by a computer, is read out in synchronization with television scanning and becomes a television video signal.
このテレビジヨン映像信号をテレビジヨン画面上に表示
すると、映像輪郭は階段状になり、視覚的には不自然で
ある。この輪郭の不自然さを少なくするためには、映像
画面の等分数(NおよびM)を多くすればよい。しかし
ながら、等分数を増せば格子数が増加し、それに応じて
一画画分のドットデータも増加するので、それらを記憶
するメモリ容量が増加する。コンピユータからの出力タ
イミングは一定であるので、換言すればコンピユータか
らテレビジヨン映像信号発生装置のメモリへのドツトデ
ータ単位の書込みに要する時間は一定であるので、ドッ
トゼータの増加とともに、すなわちメモリ容量の増加と
ともに、メモリ書込み時間がその分だけ長くかかるとい
う欠点があつた。したがつて本発明の目的は、出力テレ
ビジヨン映像の水平および垂直方向の等分数を増加して
映像輪郭の不自然さを解消するためにメモリ容量を増加
しても、そのメモリ容量増加分に応じて表示データ書込
時間が増加しないテレビジヨン映像信号発生装置を得る
ことである。When this television video signal is displayed on a television screen, the image contour becomes step-like, which is visually unnatural. In order to reduce the unnaturalness of this contour, it is sufficient to increase the number of equal parts (N and M) of the video screen. However, if the number of equal fractions is increased, the number of grids increases, and the dot data for one stroke increases accordingly, so the memory capacity for storing them increases. Since the output timing from the computer is constant, in other words, the time required for writing dot data units from the computer to the memory of the television video signal generator is constant, so as the dot zeta increases, the memory capacity increases. Along with the increase, there was a drawback that memory writing time took a correspondingly longer time. Therefore, an object of the present invention is to increase the number of equal divisions of an output television image in the horizontal and vertical directions and to increase the memory capacity in order to eliminate unnatural image contours. It is an object of the present invention to provide a television video signal generating device in which display data writing time does not increase accordingly.
本発明によれば、テレビジヨン映像の一画面分の表示デ
ータを記憶するメモリと、前記メモリへの前記表示デー
タの書き込みを制御する書込制御手段と、前記メモリか
ら前記表示データをテレビジヨン走査に同期して読み出
す読出制御手段とを有し、前記書込制御手段が、前記メ
モリの各記憶セルに対応するドットデータの各々を前記
各記憶セルに一対一で書き込む第一の手段と、前記ドツ
トデータの各々を複数個の前記記憶セルに書き込む第二
の手段と、前記第一および第二の手段を切り替える手段
とを有するテレビジヨン映像信号発生装置が得られる。According to the present invention, there is provided a memory for storing display data for one screen of a television image, a write control means for controlling writing of the display data into the memory, and a television scan for the display data from the memory. a read control means for reading data in synchronization with the first means, wherein the write control means writes each of the dot data corresponding to each storage cell of the memory on a one-to-one basis into each of the storage cells; A television video signal generating device is obtained which has second means for writing each of the dot data into a plurality of the storage cells, and means for switching between the first and second means.
本発明によるテレビジヨン映像信号発生装置においては
、コンピユータから表示データをコンピユータの出力タ
イミングでメモリに書き込むとき書き込むべき表示デー
タのドットデータをそれに対応するメモリの記憶セルに
一対一で書き込むモードと、複数個の記憶セルに(一対
複数セルに)書き込むモードとが切り替えられるので、
書き込む表示データ(コンピユータからの出力データ)
に応じてモード切換えを行なつてメモリ書込み時間の増
大を抑えることができるだけでなく、書き込む表示デー
タの内容によつては大幅な時間短縮も可能である。In the television video signal generating device according to the present invention, there is a mode in which dot data of display data to be written is written one-to-one into memory cells of the memory corresponding to the dot data when writing display data from the computer to the memory at the output timing of the computer; The mode of writing to individual memory cells (one vs. multiple cells) can be switched.
Display data to be written (output data from the computer)
Not only can the increase in memory writing time be suppressed by switching modes depending on the situation, but also the time can be significantly shortened depending on the content of the display data to be written.
上に述べた本発明の目的、構成および効果は、本発明の
実施例を示した図面を参照した次の説明により一層明確
になる。The objects, configurations, and effects of the present invention described above will become clearer from the following description with reference to the drawings showing embodiments of the present invention.
第1図を参照すると、この図に示した本発明の実施例は
、コンピユータの1回命令で4ドツトデータ(1グルー
プ)の処理をする装置に適用した例である。Referring to FIG. 1, the embodiment of the present invention shown in this figure is an example applied to a device that processes four dot data (one group) with one command from a computer.
この実施例は、本発明によるテレビジヨン映像信号発生
装置10と、データ入力装置11と、コンピユータ12
と、モニター13とを有している。データ入力装置11
からのデータおよびコンピユータ12に保有されている
データはコンピユータ12で処理される。コンピユータ
12は表示すべきデータあるいは変更すべきデータをド
ットデータ単位で表わす表示データD、その表示データ
Dの各ドツトデータをメモリの記憶セルに一対一で書き
込むか、−対複数で書き込むかを示すモードデータMお
よびドットデータグループのアドレス情報Aを、1回命
令で4ドットデータ分(1グループ)ずつ、テレビジヨ
ン映像信号発生装置10に供給する。テレビジヨン映像
信号発生装置10は、テレビジヨン映像の一画面分の表
示データを記録するメモリ15と、メモリ15への表示
データDの書き込みを制御する書込制御回路16と、メ
モリ15からテレビジヨン走査に同期して記憶データを
読み出す読出制御回路17と、メモリ15の書込および
読出し動作を切替える書込読出切替器18とを有してい
る。This embodiment includes a television video signal generator 10, a data input device 11, and a computer 12 according to the present invention.
and a monitor 13. Data input device 11
The data from the computer 12 and the data held in the computer 12 are processed by the computer 12. The computer 12 displays display data D that represents data to be displayed or data to be changed in units of dot data, and indicates whether each dot data of the display data D is to be written into the storage cells of the memory one-to-one or in a -pair-to-multiple format. Mode data M and address information A of dot data groups are supplied to the television video signal generator 10 in units of 4 dot data (one group) in one command. The television video signal generator 10 includes a memory 15 that records display data for one screen of television video, a write control circuit 16 that controls writing of display data D to the memory 15, and a write control circuit 16 that controls writing of display data D to the memory 15. It has a read control circuit 17 that reads stored data in synchronization with scanning, and a write/read switch 18 that switches between writing and reading operations of the memory 15.
書込制御回路16は、第2図に示すとおり、同時に供給
される4つのドットデータDO−D3をメモリ15の各
記憶セル#o〜#n1に一対一で供給するための第一の
ゲート回路群21(21−0,21−1,21−2,2
1−3)と、4つのドットデータD。−D3をメモリ1
5の各記憶セルに一対複数で供給するための第二のゲー
ト回路群22(22−0,22−1,・・・・・・−・
・22−7)と、モードデータMに応じて第一および第
二の回路群21および22の一方を選択する信号を発生
するゲート制御回路23と、アドレス情報Aを受けて書
込アドレスを制御するアドレス制御回路24と、アドレ
ス制御回路24の制御のもとに第一の回路群21あるい
は第二の回路群22からのドットデータをメモリ15の
各記憶セルに供給するためのゲート回路群25とを有し
ている。コンピユータ12から供給されるデータは、例
えば第3図に示すような図形のデータ、特に同図点a−
j間のデータの場合、点a−b間および点c−h間はモ
ードデータMが第一の回路群21を選択してドットデー
タを記憶セルに一対一で書き込むような、また点b−c
間および点h−j間は第二の回路群22を選択してドツ
トデータを記憶セルに一対複数(本実施例の場合は、一
つのドットデータを二つの記憶セルに)で書き込むよう
なデータである。As shown in FIG. 2, the write control circuit 16 is a first gate circuit for supplying four dot data DO-D3 that are simultaneously supplied to each storage cell #o to #n1 of the memory 15 on a one-to-one basis. Group 21 (21-0, 21-1, 21-2, 2
1-3) and four dot data D. - D3 to memory 1
A second gate circuit group 22 (22-0, 22-1, . . .
22-7), a gate control circuit 23 that generates a signal to select one of the first and second circuit groups 21 and 22 according to the mode data M, and a gate control circuit 23 that receives the address information A and controls the write address. and a gate circuit group 25 for supplying dot data from the first circuit group 21 or the second circuit group 22 to each storage cell of the memory 15 under the control of the address control circuit 24. It has The data supplied from the computer 12 is, for example, graphical data as shown in FIG.
In the case of data between points a and b, and between points c and h, mode data M selects the first circuit group 21 and writes dot data into the memory cells one-on-one, and between points b and c. c.
and between points h and j, select the second circuit group 22 and write dot data to the memory cells in one-to-many format (in the case of this embodiment, one dot data to two memory cells). It is.
また、文字と図形とが混在する場合、文字の部分では第
一の回路群21を選択してドットデータを一対一で記憶
セルに書き込むよう、図形の部分では第二の回路群22
を選択してドットデータを記憶セルに一対複数で書き込
むようなデータがコンピユータから供給される。コンピ
ユータ12からのデータのうち、4つのドットデータD
(DO−D3)は第一および第二のゲート回路群21お
よび22の対応するゲート回路に、モードデータMはゲ
ート制御回路23に、さらにアドレス情報Aはアドレス
制御回路24にそれぞれ供給される。In addition, when characters and figures are mixed, the first circuit group 21 is selected for the text part and the dot data is written one-to-one into the memory cells, and the second circuit group 22 is selected for the figure part.
The computer supplies data for selecting the dot data and writing the dot data into the memory cells in a one-to-many manner. Among the data from the computer 12, four dot data D
(DO-D3) is supplied to the corresponding gate circuits of the first and second gate circuit groups 21 and 22, mode data M is supplied to the gate control circuit 23, and address information A is supplied to the address control circuit 24.
モードデータMが例えば「1]のとき、ゲート制御回路
23は、第一のゲート回路群21を選択する。これによ
つて、ドツトデータD。−D3はゲート回路21−o〜
21−3を経てデータライン25−o〜25−3それぞ
れに供給される。モードデータMが「0」のとき、ゲー
ト匍脚回路23は、第二のゲート回路群22を選択する
。これによつてドットデータD。はゲート回路22−o
および22−1を経てデータライン26−oおよび26
−1に、ドツトデータD1はゲート回路22−2および
22−3を経てデータライン26−2および22−3に
、ドットデータD2はゲート回路22−4および22−
5を経てデータライン26−4および26−5に、さら
にドツトデータD3はゲート回路22−6および22−
7を経てデータライン26−6および26−7にそれぞ
れ供給される。一方、コンピユータ12からアドレス制
御回路24に供給されるアドレス情報Aは、モードデー
タMと関係づけられており、モードデータMが「1」の
場合同時に4つの記憶セルのアドレスを、モードデータ
Mが「0]の場合同時に4m個の記憶セル(mは2以上
の整数、本実施例の場合はM2)のアドレスを表わすよ
うになつている。For example, when the mode data M is "1", the gate control circuit 23 selects the first gate circuit group 21.Thereby, the dot data D.
It is supplied to each of the data lines 25-o to 25-3 via 21-3. When the mode data M is "0", the gate leg circuit 23 selects the second gate circuit group 22. This results in dot data D. is the gate circuit 22-o
and 22-1 via data lines 26-o and 26
-1, dot data D1 passes through gate circuits 22-2 and 22-3 to data lines 26-2 and 22-3, and dot data D2 passes through gate circuits 22-4 and 22-3.
5 to data lines 26-4 and 26-5, and further the dot data D3 is sent to gate circuits 22-6 and 22-5.
7 to data lines 26-6 and 26-7, respectively. On the other hand, the address information A supplied from the computer 12 to the address control circuit 24 is associated with the mode data M, and when the mode data M is "1", the mode data M can simultaneously control the addresses of four memory cells. In the case of "0", addresses of 4m memory cells (m is an integer of 2 or more, in this embodiment, M2) are simultaneously represented.
すなわち、モードデータMが[1」のときアドレスデー
タライン27(27−0,27−1,・・・・・・・・
・27−(讐−1) )に、モードデータMが「O」の
ときアドレスデータライン28(28−0,28−1,
・・・・・・・・・28−(替一,))にゲート回路群
25を選択する信号が順次供給される。モードデータM
が「1」のときデータライン25−o〜25−3に供給
されるドツトデータD。〜D3はアドレスデータライン
27の一つに供給されるアドレス信号に応じて、対応す
る記憶セルに書き込まれる。すなわち、アドレスデータ
ライン27−oにアドレス信号が供給されると、データ
ライン25−o〜25−3に供給されているドツトデー
タD。−D3はメモリ15の記憶セル#o〜#3にそれ
ぞれ書き込まれ、アドレス信号がアドレスデータライン
27−1に供給されると、その時点でのドツトデータD
。−D3はメモリ15の記憶セル#4〜#7にそれぞれ
書き込まれる。以下同様にして、アドレスデータライン
27の一つにアドレス信号が供給されると、その時点で
のドットデータD。−D3が、アドレス信号が供給され
たアドレスデータラインに対応する記憶セルに一対一で
同時に書き込まれる。モードデータMが1−0」のとき
データライン26−o〜26−7に供給されるドツトデ
ータD。That is, when the mode data M is [1], the address data line 27 (27-0, 27-1, . . .
・27-(enemy-1)), when mode data M is "O", address data line 28(28-0, 28-1,
A signal for selecting the gate circuit group 25 is sequentially supplied to . Mode data M
When is "1", dot data D is supplied to data lines 25-o to 25-3. ~D3 is written into the corresponding storage cell in response to an address signal supplied to one of the address data lines 27. That is, when an address signal is supplied to address data line 27-o, dot data D is supplied to data lines 25-o to 25-3. -D3 is written in each of the memory cells #o to #3 of the memory 15, and when the address signal is supplied to the address data line 27-1, the dot data D at that point is written.
. -D3 is written into storage cells #4 to #7 of the memory 15, respectively. Similarly, when an address signal is supplied to one of the address data lines 27, the dot data D at that time. -D3 are simultaneously written one-to-one to the memory cells corresponding to the address data lines supplied with the address signal. Dot data D is supplied to data lines 26-o to 26-7 when mode data M is 1-0.
〜D3の各々は、アドレスデータライン28の一つに供
給されるアドレス信号に応じて、対応する2つの記憶セ
ルにそれぞれ書き込まれる。すなわち、アドレスデータ
ライン28−oにアドレス信号が供給されると、ドット
データD。は記憶セル#0および#1に、ドットデータ
D1は記憶セル#2および#3にドツトデータD2は記
憶セル#4および#5に、そしてドットデータD3は記
憶セル#6および#7にそれぞれ書き込まれる。アドレ
スデータライン28−1にアドレス信号が供給されると
、その時点でのドットデータD。〜D3は記憶セル#8
〜#15に書き込まれる。以下同様にして、アドレスデ
ータライン28の一つにアドレス信号が供給されるとそ
の時点でのドツトデータD。−D3が、ドツトデータ一
つに対して2つの記憶セルに書き込まれる。このように
して、モードデータMに応じて、同時に供給される4つ
のドツトデータが4つの記憶セルに一対一で書き込まれ
たり、8つの記憶セルに一対二で書き込まれる。~D3 are respectively written into two corresponding storage cells in response to an address signal supplied to one of the address data lines 28. That is, when an address signal is supplied to the address data line 28-o, the dot data D. is written in memory cells #0 and #1, dot data D1 is written in memory cells #2 and #3, dot data D2 is written in memory cells #4 and #5, and dot data D3 is written in memory cells #6 and #7, respectively. It will be done. When an address signal is supplied to the address data line 28-1, the dot data D at that time. ~D3 is memory cell #8
~Written in #15. In the same manner, when an address signal is supplied to one of the address data lines 28, the dot data D at that time is generated. -D3 is written to two memory cells for one dot data. In this way, depending on the mode data M, the four dot data supplied simultaneously are written one-to-one into four memory cells, or written one-to-two into eight memory cells.
コンピユータ12から供給されるデータのサイクルタイ
ムは一定であるので、ドットデータを一対二で記憶セル
に書き込めば、一対一の場合に比較して画面上の単位長
さ当りの書込時間を半分にできる。したがつて、第3図
の図形の場合、点b−c間および点h−j間の単位長さ
当りの書込時間は点a−b間および点c−h間の単位長
さ当りの書込時間の半分であり一つのドツトデータを書
き込む記憶セルの数を増せばそれに応じて単位長さ当り
の書込時間を短縮できる。このようにして表示データが
書き込まれたメモリ15から、読出制御回路17の制御
によつてテレビジヨン走査に同期してデータを読み出し
てテレビジヨン映像信号を出力端子14に得る。Since the cycle time of the data supplied from the computer 12 is constant, if dot data is written into the memory cells in a one-to-two ratio, the writing time per unit length on the screen is halved compared to the case of one-to-one. can. Therefore, in the case of the figure in Fig. 3, the writing time per unit length between points b and c and between points h and j is equal to the writing time per unit length between points a and b and between points c and h. This is half the write time, and if the number of memory cells into which one dot data is written is increased, the write time per unit length can be shortened accordingly. Data is read from the memory 15 in which display data has been written in this manner under the control of the read control circuit 17 in synchronization with television scanning, and a television video signal is obtained at the output terminal 14.
このテレビジヨン映像信号をモニター13に供給すれば
、メモリ15に記憶されているデータをモニターできる
。次に、データ入力装置11から新たなデータがコンピ
ユータ12に供給されて処理され、表示面上の映像の一
部を変更するようコンピユータ12が判断すれば、コン
ピユータ12は変更を要する部分のドットデータDおよ
びモードデータMをアドレス情報Aとともに書込制御回
路16に供給する。By supplying this television video signal to the monitor 13, the data stored in the memory 15 can be monitored. Next, new data is supplied from the data input device 11 to the computer 12 for processing, and if the computer 12 determines that a part of the image on the display screen should be changed, the computer 12 inputs the dot data of the part that needs to be changed. D and mode data M are supplied to write control circuit 16 along with address information A.
書込制御回路16は、アドレス情報Aに応じた記憶セル
に、モードデータMに応じてドットデータDの各々を一
対一あるいは一対複数で書き込む。これによつて記憶さ
れている映像はその一部がコンピユータ12からのデー
タに応じて変更される。上に述べた実施例は、コンピユ
ータの1回命令で4ドットデータの処理をする装置であ
るが、この実施例の場合以外のドットデータ数/命令で
も同様に可能である。The write control circuit 16 writes each piece of dot data D in a one-to-one or one-to-multiple manner in accordance with the mode data M to the memory cell corresponding to the address information A. As a result, part of the stored video is changed in accordance with data from the computer 12. Although the embodiment described above is an apparatus that processes 4 dot data with one command from a computer, it is possible to process 4 dot data with a different number of dot data/commands than that of this embodiment.
またメモリ配列は水平方向に順次並べて書込む場合につ
いて説明したが、垂直方向に順次並べて書込む場合およ
び水平方向、垂直方向に不規則に並べて同時に書込む場
合も可能である。これらの変形については、実施例の説
明から当業者には明らかであるので説明は省略する。上
に詳細に述べたとおり、本発明によるテレビジヨン映像
信号発生装置においては、ドットデータの各々をメモリ
に記憶する際メモリの記憶セルに一対一で書き込む第一
のモードと一対複数で書き込む第二のモードとが切り替
えられるようになつているので、例えば水平方向で細か
く変化するデータの場合には第一のモードを、変化がな
い部分では第二のモードを選択できる。これによつて画
面の等分数を増すことによつてドットデータおよびメモ
リの記憶セル(メモリ容量)が増加しても、メモリへの
データ書込時間の増加を抑えることができる。Furthermore, although the case where the memory array is sequentially arranged in the horizontal direction for writing has been described, it is also possible to sequentially arrange and write in the vertical direction, or to arrange irregularly in the horizontal and vertical directions and write simultaneously. Since these modifications will be obvious to those skilled in the art from the description of the embodiments, their description will be omitted. As described above in detail, in the television video signal generator according to the present invention, when storing each dot data in the memory, there is a first mode in which each dot data is written in the storage cells of the memory one-to-one, and a second mode in which it is written one-to-many in a one-to-many manner. For example, the first mode can be selected for data that changes minutely in the horizontal direction, and the second mode can be selected for areas that do not change. As a result, even if dot data and memory storage cells (memory capacity) increase by increasing the number of equal parts of the screen, it is possible to suppress an increase in the time required to write data into the memory.
第1図は本発明の一実施例のプロック図、第2図は第1
図に示した実施例の一部分の詳細プロック図、第3図は
本発明の動作を説明する図である。Fig. 1 is a block diagram of one embodiment of the present invention, and Fig. 2 is a block diagram of an embodiment of the present invention.
FIG. 3 is a detailed block diagram of a portion of the embodiment shown in the figure, and is a diagram for explaining the operation of the present invention.
Claims (1)
るメモリと、前記メモリへの前記表示データの書き込み
を外部制御データおよびアドレスデータにより制御する
書込制御手段と、前記メモリから前記表示データをテレ
ビジョン走査に同期して読み出す読出制御手段とを有す
るテレビジョン映像信号発生装置において、前記書込制
御手段が、前記表示データを受ける複数個の第一のゲー
ト手段と、前記外部制御データに応じて前記ゲート手段
を制御するゲート信号を発生するゲート制御手段と、前
記第一のゲート手段の出力および前記アドレスデータを
受ける複数個の第二のゲート手段とを有し、前記第二の
ゲート手段の出力が前記メモリの各記憶セルにそれぞれ
接続されていることを特徴とするテレビジョン映像信号
発生装置。1 a memory for storing display data for one screen of television video; a write control means for controlling writing of the display data into the memory using external control data and address data; In the television video signal generating device, the writing control means includes a plurality of first gate means for receiving the display data, and a readout control means for reading data in synchronization with the external control data. a gate control means for generating a gate signal for controlling the gate means; and a plurality of second gate means for receiving the output of the first gate means and the address data; A television video signal generating device characterized in that an output is connected to each storage cell of the memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54039650A JPS5926032B2 (en) | 1979-04-02 | 1979-04-02 | Television video signal generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54039650A JPS5926032B2 (en) | 1979-04-02 | 1979-04-02 | Television video signal generator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS55133088A JPS55133088A (en) | 1980-10-16 |
JPS5926032B2 true JPS5926032B2 (en) | 1984-06-23 |
Family
ID=12558949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54039650A Expired JPS5926032B2 (en) | 1979-04-02 | 1979-04-02 | Television video signal generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5926032B2 (en) |
-
1979
- 1979-04-02 JP JP54039650A patent/JPS5926032B2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS55133088A (en) | 1980-10-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR0167116B1 (en) | Equipment and method for provision of frame buffer memory for output display of computer | |
US5483257A (en) | Background picture display apparatus and external storage unit used therefor | |
US4931956A (en) | Video image creation systems | |
EP0201210B1 (en) | Video display system | |
JPH02208690A (en) | Display memory and image processing device with the same | |
JP2773354B2 (en) | Special effect device and special effect generation method | |
EP0264726A2 (en) | Picture transformation memory | |
US4570161A (en) | Raster scan digital display system | |
JPS6362753B2 (en) | ||
JPH06314085A (en) | Image processing system | |
US5610630A (en) | Graphic display control system | |
US5253062A (en) | Image displaying apparatus for reading and writing graphic data at substantially the same time | |
JPS5926032B2 (en) | Television video signal generator | |
US6046753A (en) | Electronic image processing system for modifying initial image data | |
US5977999A (en) | Electronic graphic apparatus with low data transfer rate between data stores | |
JPS58129473A (en) | Memory control system | |
JP2918049B2 (en) | Storage method for picture-in-picture | |
JPS60130988A (en) | Display device of television screen | |
JPS61290486A (en) | Display controller | |
JPH03239067A (en) | Image reader | |
JPH0567185A (en) | Picture display processing device | |
JPS61215585A (en) | Multiscreen display system for display unit | |
JPH06118918A (en) | Display signal output circuit | |
JPH03218576A (en) | Document memory device | |
JPS63141462A (en) | Scan converter |