JPH02106964A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02106964A JPH02106964A JP63259594A JP25959488A JPH02106964A JP H02106964 A JPH02106964 A JP H02106964A JP 63259594 A JP63259594 A JP 63259594A JP 25959488 A JP25959488 A JP 25959488A JP H02106964 A JPH02106964 A JP H02106964A
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- Japan
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- insulating film
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- gate
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- 238000003860 storage Methods 0.000 title description 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体記憶装置に関し、さらに詳しくは読み
出し専用記憶装置（以下ＲＯＭという）に関するもので
ある。
出し専用記憶装置（以下ＲＯＭという）に関するもので
ある。
［従来の技術］
半導体記憶装置の一つであるＲＯＭは従来からＬＳＩ装
置の主流をなすものとして広く実用されているが、なお
集積度向上のための開発が鋭意実施されている。これま
で、すでに特許されたものとして下記の文献がある。
置の主流をなすものとして広く実用されているが、なお
集積度向上のための開発が鋭意実施されている。これま
で、すでに特許されたものとして下記の文献がある。
マスクＲＯＭとしては、
特公昭５８−１９１４４号公報 ・・・文献ｌＥＰＲＯ
Ｍ （プログラマブルＲＯＭ）としては、特公昭６１−
３７７９７号公報 ・・・文献２が一例として開示され
ている。なお、上記文献１゜２とも半導体記憶装置とし
てはほぼ同様な構成からなっている。
Ｍ （プログラマブルＲＯＭ）としては、特公昭６１−
３７７９７号公報 ・・・文献２が一例として開示され
ている。なお、上記文献１゜２とも半導体記憶装置とし
てはほぼ同様な構成からなっている。
第５図は文献１に開示されている形式のＸセル型ＲＯＭ
をさらに高集積化したマスクＲＯＭの回路を示す要部回
路図である。図において、１は記憶セルのゲート線（ワ
ード線または駆動線ともよばれる）、２は出力線（ビッ
ト線ともいわれる）、３は接地線（Ｖ と書かれる）で
、４，４ＳＳ １１ １２’・・
・、４ ．４ 、・・・等で示される４は記憶セルを
構成するＭＯＳ）ランジスタである。実際にはこれらの
各線及び記憶セルはさらに多数同様に接続されている。
をさらに高集積化したマスクＲＯＭの回路を示す要部回
路図である。図において、１は記憶セルのゲート線（ワ
ード線または駆動線ともよばれる）、２は出力線（ビッ
ト線ともいわれる）、３は接地線（Ｖ と書かれる）で
、４，４ＳＳ １１ １２’・・
・、４ ．４ 、・・・等で示される４は記憶セルを
構成するＭＯＳ）ランジスタである。実際にはこれらの
各線及び記憶セルはさらに多数同様に接続されている。
第５図の回路例では出力線２の１本につき、１本の接地
線３を共用している基本的な構成を示している。このよ
うな配置はＸ型セルのＲＯＭとよばれており、最近の高
集積ＲＯＭの一般的な構成となっている。
線３を共用している基本的な構成を示している。このよ
うな配置はＸ型セルのＲＯＭとよばれており、最近の高
集積ＲＯＭの一般的な構成となっている。
第６図は第５図の従来例に示した回路をＭＯ８型集積回
路装置に形成したマスクＲＯＭの要部ＩＣパターン平面
図である。また、第７図は第６図に示したＡ−Ａ線に沿
う模式断面図であり、第８図は第６図に示したＢ−Ｂ線
に沿う模式断面図である。
路装置に形成したマスクＲＯＭの要部ＩＣパターン平面
図である。また、第７図は第６図に示したＡ−Ａ線に沿
う模式断面図であり、第８図は第６図に示したＢ−Ｂ線
に沿う模式断面図である。
第６図〜第８図において、第１導電型のｐ型Ｓｌ （
シリコン）基板８上にはＭＯＳトランジスタ４のソース
／ドレイン領域を構成する第２導電型の１拡散層６が形
成されている。また、ｐ型Ｓｔ基板８上のチャネル領域
上に形成された薄いゲート絶縁膜９を介して多結晶（ポ
リ）Ｓｌからなり、ゲート電極を共用するゲート線１が
蛇行する形状で横方向（第６図）に形成されている。
シリコン）基板８上にはＭＯＳトランジスタ４のソース
／ドレイン領域を構成する第２導電型の１拡散層６が形
成されている。また、ｐ型Ｓｔ基板８上のチャネル領域
上に形成された薄いゲート絶縁膜９を介して多結晶（ポ
リ）Ｓｌからなり、ゲート電極を共用するゲート線１が
蛇行する形状で横方向（第６図）に形成されている。
（第８図では紙面に直角方向）。また、縦方向にはＡＭ
（一般にメタル）膜からなる出力線２及び接地線３
が１本おきにゲート線１とは接触しないように形成され
ている。これらの出力線２と接地線３とはコンタクト７
を介してｎ十拡散層６に接続されており、一般には、接
地線３と接続されているｎ十拡散層６がソース領域、出
力線２と接続されている方がドレイン領域として使用さ
れ、ゲート電極１及びソース／ドレイン領域６によって
例えばＭＯＳトランジスタ４ ４ など（第８図番１２
’ ２２ 照）が形成される。なお、５は素子分離絶縁膜（ＬＯＧ
Ｏ５によるフィールド酸化膜）である。
（一般にメタル）膜からなる出力線２及び接地線３
が１本おきにゲート線１とは接触しないように形成され
ている。これらの出力線２と接地線３とはコンタクト７
を介してｎ十拡散層６に接続されており、一般には、接
地線３と接続されているｎ十拡散層６がソース領域、出
力線２と接続されている方がドレイン領域として使用さ
れ、ゲート電極１及びソース／ドレイン領域６によって
例えばＭＯＳトランジスタ４ ４ など（第８図番１２
’ ２２ 照）が形成される。なお、５は素子分離絶縁膜（ＬＯＧ
Ｏ５によるフィールド酸化膜）である。
この場合、第６図のパターン平面図にみられるように、
ヤ拡散層６は一方向にそれぞれ所定の間隔をもって形成
され、互に隣り合うどうしは配置ピッチがほぼ半ピッチ
ずれるようにして複数列配置されて第５図の回路による
記憶セル４の行列が形成されている。そのため、ゲート
線１はその半ピッチのずれに見合うように蛇行して横方
向に走る形で形成されるようになっている。
ヤ拡散層６は一方向にそれぞれ所定の間隔をもって形成
され、互に隣り合うどうしは配置ピッチがほぼ半ピッチ
ずれるようにして複数列配置されて第５図の回路による
記憶セル４の行列が形成されている。そのため、ゲート
線１はその半ピッチのずれに見合うように蛇行して横方
向に走る形で形成されるようになっている。
以上のマスクＲＯＭの構成において、記憶セル４ ・
・・への情報の書き込みは、製造プロセスの１１’ 段階で、目的に応じたプログラム例えば拡散層プログラ
ム方式、コンタクトプログラム方式、イオン注入プログ
ラム方式などによってＭＯＳトランジスタ４の一部を機
能しなくすることによって行われる。
・・への情報の書き込みは、製造プロセスの１１’ 段階で、目的に応じたプログラム例えば拡散層プログラ
ム方式、コンタクトプログラム方式、イオン注入プログ
ラム方式などによってＭＯＳトランジスタ４の一部を機
能しなくすることによって行われる。
情報の読み出しもよく知られているように、ゲート線１
、出力線２、接地線３を図示しない周辺回路に接続した
作動状態において、ゲート線１に駆動パルスを加えると
ＭＯＳトランジスタ４のソース−ドレイン間が導通し、
出力線２が接地電位になることを利用して行われる。出
力線２が接地電位の場合の情報を例えば情報の“１“に
対応させる。これに対して、ＭＯＳトランジスタ４が機
能しないセルの部分では出力線２の電位の変化がないの
で、この場合の出力を情報“０”とすれば情報“１″と
区別することができ、情報″０″と読み出すことができ
る。つまり、ゲート線１と出力線２の選択によってＭＯ
Ｓ）ランジスタ４に書き込まれた情報“１＃又は“０”
が読み出される。
、出力線２、接地線３を図示しない周辺回路に接続した
作動状態において、ゲート線１に駆動パルスを加えると
ＭＯＳトランジスタ４のソース−ドレイン間が導通し、
出力線２が接地電位になることを利用して行われる。出
力線２が接地電位の場合の情報を例えば情報の“１“に
対応させる。これに対して、ＭＯＳトランジスタ４が機
能しないセルの部分では出力線２の電位の変化がないの
で、この場合の出力を情報“０”とすれば情報“１″と
区別することができ、情報″０″と読み出すことができ
る。つまり、ゲート線１と出力線２の選択によってＭＯ
Ｓ）ランジスタ４に書き込まれた情報“１＃又は“０”
が読み出される。
なお、第６図の従来例では、図に示したように１ビット
当りの面積すなわち単位記憶セルの面積Ｓ＝ｍＸ１−３
．５５Ｘ３．８１ｍ −１２，７８−２であり、最近
のマスクＲＯＭをはじめとするＲＯＭではかなり小面積
化が達成されて、例えば４Ｍビット級のＲＯＭが形成さ
れている。
当りの面積すなわち単位記憶セルの面積Ｓ＝ｍＸ１−３
．５５Ｘ３．８１ｍ −１２，７８−２であり、最近
のマスクＲＯＭをはじめとするＲＯＭではかなり小面積
化が達成されて、例えば４Ｍビット級のＲＯＭが形成さ
れている。
［発明が解決しようとする課題］
上記のような従来の半導体記憶装置では、かなりの高集
積化が達成されているが、マスクＲＯＭをはじめとする
ＲＯＭの開発においては、つねにより高集積化を目指す
という課題がある。
積化が達成されているが、マスクＲＯＭをはじめとする
ＲＯＭの開発においては、つねにより高集積化を目指す
という課題がある。
すなわち、ＯＡ機器、電子楽器などの多機能化、高品位
化に伴い、ＲＯＭの大容量化の要望は年々高まってきて
いる。従来高集積化はマスクＲＯＭに限らず、例えばＥ
ＦＲＯＭ。
化に伴い、ＲＯＭの大容量化の要望は年々高まってきて
いる。従来高集積化はマスクＲＯＭに限らず、例えばＥ
ＦＲＯＭ。
Ｅ２ＦＲＯＭなど記憶装置全般にいえることであるが微
細加工技術の発展に支えられてきたものである。しかし
近年サブミクロン時代を迎え、加工技術は一段と困難度
を増し、一部では限界説までささやかれている。つまり
、２次元的な縮小化が困難になってきた現在、次に考え
られる縮小化の課題は３次元的視野に立っての縮小化で
ある。
細加工技術の発展に支えられてきたものである。しかし
近年サブミクロン時代を迎え、加工技術は一段と困難度
を増し、一部では限界説までささやかれている。つまり
、２次元的な縮小化が困難になってきた現在、次に考え
られる縮小化の課題は３次元的視野に立っての縮小化で
ある。
この発明は上記のような課題の解決を目途としてなされ
たもので、とくに半導体記憶装置のゲート線の異層化構
造により、高集積化を達成することを目的とするもので
ある。
たもので、とくに半導体記憶装置のゲート線の異層化構
造により、高集積化を達成することを目的とするもので
ある。
［課題を解決するための手段〕
この発明に係る半導体記憶装置は、半導体基板の主面に
設けた複数列の拡散層を隣接列間でほぼ半ピッチずらせ
た配置の構造とし、これら各拡散層をソースまたはドレ
インとして斜め方向にＭＯＳトランジスタを形成した上
で、第３の配線の出力線及び接地線は従来方式で形成さ
れるが、とくにゲート電極と共用するゲート線の第１及
び第２の配線を素子分離用絶縁膜の上においては平面的
に一致させた異層構造によって形成したものである。
設けた複数列の拡散層を隣接列間でほぼ半ピッチずらせ
た配置の構造とし、これら各拡散層をソースまたはドレ
インとして斜め方向にＭＯＳトランジスタを形成した上
で、第３の配線の出力線及び接地線は従来方式で形成さ
れるが、とくにゲート電極と共用するゲート線の第１及
び第２の配線を素子分離用絶縁膜の上においては平面的
に一致させた異層構造によって形成したものである。
［作用］
この発明においては、ゲート線を少くとも素子分離用絶
縁膜よでは平面的に一致させる異層構成としたから、ゲ
ート線の間隔ピッチが、従来平面的に分離された同層構
成であったものに比べて、コンタクト７のマスク合わせ
の余裕を考慮しても素子分離絶縁膜上で離れていた距離
分のｌ／３位が縮小される。すなわち上述のセル面積Ｓ
−ｍ ｘρにおけるｍをより短縮させた配線の形成が
可能となる。
縁膜よでは平面的に一致させる異層構成としたから、ゲ
ート線の間隔ピッチが、従来平面的に分離された同層構
成であったものに比べて、コンタクト７のマスク合わせ
の余裕を考慮しても素子分離絶縁膜上で離れていた距離
分のｌ／３位が縮小される。すなわち上述のセル面積Ｓ
−ｍ ｘρにおけるｍをより短縮させた配線の形成が
可能となる。
［実施例］
第１図はこの発明の一実施例を示すＭＯＳトランジスタ
によるマスクＲＯＭの模式平面パターン図である。また
、第２図、第３図、第４図にそれぞれ第１図に示したＣ
−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に沿う断面図を示した。各
図において、第５図〜第８図の従来例と同−又は相当部
分には同じ符号を用いて示した。ただ、ゲート線１につ
いては第１図〜第４図の実施例ではゲート線１ａ、１ｂ
を用いて区別して示した。なお、この実施例の回路は第
５図の従来例と同一であるので、図示は省略した。
によるマスクＲＯＭの模式平面パターン図である。また
、第２図、第３図、第４図にそれぞれ第１図に示したＣ
−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に沿う断面図を示した。各
図において、第５図〜第８図の従来例と同−又は相当部
分には同じ符号を用いて示した。ただ、ゲート線１につ
いては第１図〜第４図の実施例ではゲート線１ａ、１ｂ
を用いて区別して示した。なお、この実施例の回路は第
５図の従来例と同一であるので、図示は省略した。
第１図〜第４図において、この発明によるマスクＲＯＭ
の特徴は第１及び第２の配線すなわちゲート線１ａ、
ｌｂの配置構成にあるから、その他の部分についての詳
しい説明は省略して、おもにゲート線の構造について説
明する。
の特徴は第１及び第２の配線すなわちゲート線１ａ、
ｌｂの配置構成にあるから、その他の部分についての詳
しい説明は省略して、おもにゲート線の構造について説
明する。
ゲート線Ｌａ、ｌｂの形成は、第３図にみられるように
４．４４．４ で示したチャネル部５１ ４２’
３３ ２４ 分のゲート電極として共用するゲート線１ａ、ｌｂは同
一レベルのｐ型半導体基板８上に選択的に設けられた薄
い酸化膜のゲート絶縁膜９上に形成される。しかし、第
１図、第３図及び第４図にみられるように、はじめに素
子分離絶縁膜５及びゲート絶縁膜９上に多結晶Ｓｊから
なるゲート線１ａを蛇行させて配線したのち、フィール
ド酸化膜１０ａを素子分離絶縁膜５及びチャネル部分を
除くが拡散層６上に堆積したのち、多結晶Ｓｔで形成さ
れるゲート線１ｂを第１図に示すように堆積して蛇行配
線する。したがって、厚い酸化膜からなる素子分離絶縁
膜５上ではゲート線１ａ及びｔｂは平面（２次元）的に
は一致するパターンで形成され、立体（３次元）的には
２つの異なる層をなして形成される。
４．４４．４ で示したチャネル部５１ ４２’
３３ ２４ 分のゲート電極として共用するゲート線１ａ、ｌｂは同
一レベルのｐ型半導体基板８上に選択的に設けられた薄
い酸化膜のゲート絶縁膜９上に形成される。しかし、第
１図、第３図及び第４図にみられるように、はじめに素
子分離絶縁膜５及びゲート絶縁膜９上に多結晶Ｓｊから
なるゲート線１ａを蛇行させて配線したのち、フィール
ド酸化膜１０ａを素子分離絶縁膜５及びチャネル部分を
除くが拡散層６上に堆積したのち、多結晶Ｓｔで形成さ
れるゲート線１ｂを第１図に示すように堆積して蛇行配
線する。したがって、厚い酸化膜からなる素子分離絶縁
膜５上ではゲート線１ａ及びｔｂは平面（２次元）的に
は一致するパターンで形成され、立体（３次元）的には
２つの異なる層をなして形成される。
なお、第３の配線（列線）である出力線２及び接地線３
はＡｇ （メタル）膜で形成されており、第１図及び第
３図に示したようにコンタクト７を介してソース／ドレ
イン領域のｎ十拡散層６に接続されていることは従来例
で説明したとおりである。
はＡｇ （メタル）膜で形成されており、第１図及び第
３図に示したようにコンタクト７を介してソース／ドレ
イン領域のｎ十拡散層６に接続されていることは従来例
で説明したとおりである。
このような構成によって、単位記憶セルの面積はＳ−ｍ
Ｘｆｉにおいてｍの長さは従来方式より約１／３短縮さ
れる。この実施例ではＳｍｍＸΩ−２，４Ｘ４．１．
−９．０２四２であり、第６図の従来例に比してセル面
積が３０％縮小された記憶装置が形成できる。なお、第
１図に示したチャネル部分４ ・・・・・・、４５４
がＭＯＳトランジスタのチャネ１１’ ルを形成していることは従来例で説明し５たとおりで、
４ ・・・・・・、４５４はＭＯＳトランジスタに相
１１゜ 当するものであることはいうまでもない。
Ｘｆｉにおいてｍの長さは従来方式より約１／３短縮さ
れる。この実施例ではＳｍｍＸΩ−２，４Ｘ４．１．
−９．０２四２であり、第６図の従来例に比してセル面
積が３０％縮小された記憶装置が形成できる。なお、第
１図に示したチャネル部分４ ・・・・・・、４５４
がＭＯＳトランジスタのチャネ１１’ ルを形成していることは従来例で説明し５たとおりで、
４ ・・・・・・、４５４はＭＯＳトランジスタに相
１１゜ 当するものであることはいうまでもない。
［発明の効果］
以上のようにこの発明によれば、半導体記憶装置のゲー
ト線（駆動線）を素子分離絶縁膜の領域上で多結晶Ｓｊ
の立体的な異層配線とすることにより、ＲＯＭを例にと
れば記憶セル面積を同一ルールによる従来のＸセル型Ｒ
ＯＭの場合より約３０％縮小することが可能となり、半
導体記憶装置のより高集積化が達成される。なお、この
発明は実施例に用いたマスクＲＯＭだけでなく、種々の
ＲＯＭにおいて実施することができ、ゲート線を異層配
線とする趣旨はＲＯＭだけでなく、ＲＡＭ等の種々の半
導体記憶装置に適用できる。
ト線（駆動線）を素子分離絶縁膜の領域上で多結晶Ｓｊ
の立体的な異層配線とすることにより、ＲＯＭを例にと
れば記憶セル面積を同一ルールによる従来のＸセル型Ｒ
ＯＭの場合より約３０％縮小することが可能となり、半
導体記憶装置のより高集積化が達成される。なお、この
発明は実施例に用いたマスクＲＯＭだけでなく、種々の
ＲＯＭにおいて実施することができ、ゲート線を異層配
線とする趣旨はＲＯＭだけでなく、ＲＡＭ等の種々の半
導体記憶装置に適用できる。
第１図はこの発明の一実施例を示すＭＯＳトランジスタ
が構成するＲＯＭの模式パターン図、第２図は第１図の
Ｃ−Ｃ断面図、第３図は第１図のＤ−Ｄ断面図、第４図
は第１図のＥ−Ｅ断面図、第５図は従来のＸセル型ＲＯ
Ｍの回路図、第６図は第５図の回路図に相当するＲＯＭ
の要部ＩＣパターン図、第７図は第６図のＡ−Ａ断面図
、第８図は第６図のＢ−Ｂ断面図である。 図において、１ 、ｌａ、ｌｂは多結晶Ｓ１層のゲート
線（ワード線又は駆動線）、２はＡｇの出力線（ビット
線）、３はＡｌｌの接地線、４（４，、〜４５４）はＭ
ＯＳトランジスタ（チャネル部分）、５は素子分離絶縁
膜（ＬＯＧＯ８酸化膜）、６はｎ十拡散層、７はコンタ
クト、８はｐ型半導体基板、９はゲート絶縁膜、１０．
ｌＯａはフィールド絶縁膜（層間絶縁膜）である。
が構成するＲＯＭの模式パターン図、第２図は第１図の
Ｃ−Ｃ断面図、第３図は第１図のＤ−Ｄ断面図、第４図
は第１図のＥ−Ｅ断面図、第５図は従来のＸセル型ＲＯ
Ｍの回路図、第６図は第５図の回路図に相当するＲＯＭ
の要部ＩＣパターン図、第７図は第６図のＡ−Ａ断面図
、第８図は第６図のＢ−Ｂ断面図である。 図において、１ 、ｌａ、ｌｂは多結晶Ｓ１層のゲート
線（ワード線又は駆動線）、２はＡｇの出力線（ビット
線）、３はＡｌｌの接地線、４（４，、〜４５４）はＭ
ＯＳトランジスタ（チャネル部分）、５は素子分離絶縁
膜（ＬＯＧＯ８酸化膜）、６はｎ十拡散層、７はコンタ
クト、８はｐ型半導体基板、９はゲート絶縁膜、１０．
ｌＯａはフィールド絶縁膜（層間絶縁膜）である。
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板の一主面上で、一方向にそれぞ
れ所定の間隔をもって素子分離絶縁膜で分離して形成さ
れ、互に隣り合うどうしは配置ピッチが略半ピッチずれ
るように設けられた複数列の第２導電型の拡散層と、 この拡散層間の上記半導体基板上に薄い絶縁膜を介して
設けられ、上記素子分離絶縁膜上では平面的に同一位置
に配置され、立体的には絶縁膜を介して異なる層を形成
してなる第１及び第２の配線と、 この第１あるいは第２の配線と絶縁膜を介して交差し上
記拡散層と接続される第３の配線とを有する半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63259594A JP2770348B2 (ja) | 1988-10-17 | 1988-10-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63259594A JP2770348B2 (ja) | 1988-10-17 | 1988-10-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02106964A true JPH02106964A (ja) | 1990-04-19 |
| JP2770348B2 JP2770348B2 (ja) | 1998-07-02 |
Family
ID=17336277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63259594A Expired - Lifetime JP2770348B2 (ja) | 1988-10-17 | 1988-10-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770348B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330471A (ja) * | 1989-06-28 | 1991-02-08 | Nec Corp | 半導体メモリ素子およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59138249U (ja) * | 1983-03-07 | 1984-09-14 | 日本電気株式会社 | Ｒｏｍセル |
-
1988
- 1988-10-17 JP JP63259594A patent/JP2770348B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59138249U (ja) * | 1983-03-07 | 1984-09-14 | 日本電気株式会社 | Ｒｏｍセル |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330471A (ja) * | 1989-06-28 | 1991-02-08 | Nec Corp | 半導体メモリ素子およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2770348B2 (ja) | 1998-07-02 |
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