JPH02105633A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
- Publication number
- JPH02105633A JPH02105633A JP25701288A JP25701288A JPH02105633A JP H02105633 A JPH02105633 A JP H02105633A JP 25701288 A JP25701288 A JP 25701288A JP 25701288 A JP25701288 A JP 25701288A JP H02105633 A JPH02105633 A JP H02105633A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- digital data
- stored
- input range
- converted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 241000862969 Stella Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はＤ／Ａ変換装置に係シ、特にリードアウト付
オシ四スコープおよび外部制御付オシロスコーグ等に好
適なり／Ａ変換装置に関する。
オシ四スコープおよび外部制御付オシロスコーグ等に好
適なり／Ａ変換装置に関する。
（従来技術）
従来のルへ変換装置は第４図に示す如く構成していた。
すなわち中央処理装置（ＣＰＵ） １から出力されるデ
ジタルデータをＤ／Ａ変換器２でアナログ信号に変換す
る。中央処理装置ｌは時分割的に複数のデジタルデータ
を出力する。この各々のデジタルデータはＤ／Ａ変換器
に供給されて、それぞれ時分割で複数のアナログ信号に
変換される。Ｄ／Ａ変換器２へのデジタルデータの供給
に同期して、中央処理装置１はアナログスイッチ３に制
御信号を出力して、アナログスイッチ３でＤ／Ａ変換器
２から出力されたアナログ信号をホールド回路４に印加
してホールドし、がルテージホロワ５を介して出力して
いる。
ジタルデータをＤ／Ａ変換器２でアナログ信号に変換す
る。中央処理装置ｌは時分割的に複数のデジタルデータ
を出力する。この各々のデジタルデータはＤ／Ａ変換器
に供給されて、それぞれ時分割で複数のアナログ信号に
変換される。Ｄ／Ａ変換器２へのデジタルデータの供給
に同期して、中央処理装置１はアナログスイッチ３に制
御信号を出力して、アナログスイッチ３でＤ／Ａ変換器
２から出力されたアナログ信号をホールド回路４に印加
してホールドし、がルテージホロワ５を介して出力して
いる。
中央処理装置１から時分割的に出力される他のそれぞれ
のデジタルデータに対しても同様である。
のデジタルデータに対しても同様である。
（発明が解決しようとする課題）
上記した如き従来のＤ／Ａ変換装置によれば、分解能は
Ｄ／Ａ変換器の分解能で決定され、たとえば直流電圧制
御をデジタルデータで制御する場合Ｄ／Ａ変換器の分解
能以上の分解能で直流電圧制御を行なうことができない
問題点があった。
Ｄ／Ａ変換器の分解能で決定され、たとえば直流電圧制
御をデジタルデータで制御する場合Ｄ／Ａ変換器の分解
能以上の分解能で直流電圧制御を行なうことができない
問題点があった。
したがって分解能を上げる場合は分解能が高いルヘ変換
器を用いねばならない問題点があった。
器を用いねばならない問題点があった。
この発明は上記の問題点を解消して、少ないビット数の
Ｄ／Ａ変換器、すなわち分解能の低い〜へ変換器を用い
てそれより高い分解能を実質的に得ることができる島へ
変換装置を提供することを目的とする。
Ｄ／Ａ変換器、すなわち分解能の低い〜へ変換器を用い
てそれより高い分解能を実質的に得ることができる島へ
変換装置を提供することを目的とする。
（課題を達成するための手段）
この発明のＤ／Ａ変換装置は、Ｄ／Ａ変換器と、Ｄ／Ａ
変換器へ入力されるデジタルデータがＤ／Ａ変換器の最
大入力範囲のデジタルデータ以上か否かを判別する判別
手段と、この判別手段によって以上と判別されたときは
前記最大入力範囲のデジタルデータを記憶し、かつ未満
と判別されたときは前記Ｄ／Ａ変換器へ入力されるデジ
タルデータを記憶する第１記憶手段と、判別手段によっ
て以上と判別されたときは前記Ｄ／Ａ変換器へ入力され
るデジタルデータから前記最大入力範囲のデジタルデー
タを減算する減算手段と、判別手段によって以上と判別
されたときは減算手段による減算結果のデジタルデータ
を記憶し、かつ未満と判別されたときは零のデジタルデ
ータを記憶する第２記憶手段と、第１記載手段の記憶内
容を前記Ｄ／Ａ変換器で変換したアナログ信号をホール
ドする第１ホールド回路と、第２記憶手段の記憶内容を
前記Ｄ／Ａ変換器で変換したアナログ信号をホールドす
る第２ホールド回路と、第１ホールド回路のホールド出
力信号レベルと第２ホールド回路のホールド出力信号レ
ベルとを加算する加算回路とを備えたものである。
変換器へ入力されるデジタルデータがＤ／Ａ変換器の最
大入力範囲のデジタルデータ以上か否かを判別する判別
手段と、この判別手段によって以上と判別されたときは
前記最大入力範囲のデジタルデータを記憶し、かつ未満
と判別されたときは前記Ｄ／Ａ変換器へ入力されるデジ
タルデータを記憶する第１記憶手段と、判別手段によっ
て以上と判別されたときは前記Ｄ／Ａ変換器へ入力され
るデジタルデータから前記最大入力範囲のデジタルデー
タを減算する減算手段と、判別手段によって以上と判別
されたときは減算手段による減算結果のデジタルデータ
を記憶し、かつ未満と判別されたときは零のデジタルデ
ータを記憶する第２記憶手段と、第１記載手段の記憶内
容を前記Ｄ／Ａ変換器で変換したアナログ信号をホール
ドする第１ホールド回路と、第２記憶手段の記憶内容を
前記Ｄ／Ａ変換器で変換したアナログ信号をホールドす
る第２ホールド回路と、第１ホールド回路のホールド出
力信号レベルと第２ホールド回路のホールド出力信号レ
ベルとを加算する加算回路とを備えたものである。
（作用）
上記の如く構成したこの発明のＤ／Ａ変換装置によれば
、ルヘ変換器へ入力されるデジタルデータがルヘ変換器
の最大入力範囲のデジタルデータ以上のときは、第１記
憶手段にはＤ／Ａ変換器の最大入力範囲のデジタルデー
タが、第２記憶手段には減算手段による減算結果のデジ
タルデータが記憶されておシ、第２記憶手段の記憶内容
は最大でＤ／Ａ変換器の最大入力範囲のデジタルデータ
である。第１記憶手段の記憶内容をアナログ変換したア
ナログ信号が第１ホールド手段に、第２記憶手段の記憶
内容をアナログ変換したアナログ信号が第２ホールド手
段にホールドされ、第１ホールド回路の出力信号レベル
と第２ホールド回路の出力信号レベルとが加算回路にて
加算のうえ出力される。したがって加算回路からの出力
でみれば、Ｄ／Ａ変換器へ入力されるデジタルデータを
１ビット分解能が大きいＤ／Ａ変換器で変換したのと等
価となる。
、ルヘ変換器へ入力されるデジタルデータがルヘ変換器
の最大入力範囲のデジタルデータ以上のときは、第１記
憶手段にはＤ／Ａ変換器の最大入力範囲のデジタルデー
タが、第２記憶手段には減算手段による減算結果のデジ
タルデータが記憶されておシ、第２記憶手段の記憶内容
は最大でＤ／Ａ変換器の最大入力範囲のデジタルデータ
である。第１記憶手段の記憶内容をアナログ変換したア
ナログ信号が第１ホールド手段に、第２記憶手段の記憶
内容をアナログ変換したアナログ信号が第２ホールド手
段にホールドされ、第１ホールド回路の出力信号レベル
と第２ホールド回路の出力信号レベルとが加算回路にて
加算のうえ出力される。したがって加算回路からの出力
でみれば、Ｄ／Ａ変換器へ入力されるデジタルデータを
１ビット分解能が大きいＤ／Ａ変換器で変換したのと等
価となる。
また、Ｄ／Ａ変換器へ入力されるデジタルデータがＤ／
Ａ変換器の最大入力範囲のデジタルデータ未満のときは
、第１記憶手段にはルヘ変換器へ入力されるデジタルデ
ータが、第２記憶手段には零のデジタルデータが記憶さ
れている。第１ホールド回路の出力信号レベルと第２ホ
ールド回路の出力信号レベルとを加算した加算回路から
の出力も、Ｄ／Ａ変換器へ入力されるデジタルデータを
１ビット分解能が大きいＤ／Ａ変換器で変換したのと等
価となる。
Ａ変換器の最大入力範囲のデジタルデータ未満のときは
、第１記憶手段にはルヘ変換器へ入力されるデジタルデ
ータが、第２記憶手段には零のデジタルデータが記憶さ
れている。第１ホールド回路の出力信号レベルと第２ホ
ールド回路の出力信号レベルとを加算した加算回路から
の出力も、Ｄ／Ａ変換器へ入力されるデジタルデータを
１ビット分解能が大きいＤ／Ａ変換器で変換したのと等
価となる。
（実施例）
以下、この発明を実施例によ〕説明する。
第１図はこの発明の構成を示すブロック図である。
中央処理装置（ＣＰＵ） １、ＲＯＭ ９および幻巴ｌ
Ｏでマイクロコンピュータ１１を構成シており、ＲＯＭ
９にプログラムが記憶しである。ＲＡＭ１０にはデー
タが記憶される。中央処理装置１は計数機能と比較機能
とを備えておシ、スイッチ１２がオン状態にされている
期間を計数し、計数した期間に対応したデジタルデー夕
をＤ／Ａ変換器２に供給する。さらに中央処理装置１は
デジタルデータをルヘ変換器２へ出力するときに同期し
て、アナログスイッチ３を切替える切替信号をアナログ
スイッチ３に供給し、Ｄ／Ａ変換器２において変換され
たアナログ信号をホールド回路４、またはホールド回路
５に印加させる。ホールド回路４および５は印加された
変換アナログ信号をホールドする。ホールド回路４でホ
ールドされた変換アナログ信号は？ルテージホロワ６を
介して加算回路８に印加し、ホールド回路５でホールド
された変換アナログ信号は加算回路８に印加して、ホー
ルド回路４でホールドされた変換アナログ信号とホール
ド回路５でホールドされた変換アナログ信号とは加算回
路８で加算のうえ出力する。
Ｏでマイクロコンピュータ１１を構成シており、ＲＯＭ
９にプログラムが記憶しである。ＲＡＭ１０にはデー
タが記憶される。中央処理装置１は計数機能と比較機能
とを備えておシ、スイッチ１２がオン状態にされている
期間を計数し、計数した期間に対応したデジタルデー夕
をＤ／Ａ変換器２に供給する。さらに中央処理装置１は
デジタルデータをルヘ変換器２へ出力するときに同期し
て、アナログスイッチ３を切替える切替信号をアナログ
スイッチ３に供給し、Ｄ／Ａ変換器２において変換され
たアナログ信号をホールド回路４、またはホールド回路
５に印加させる。ホールド回路４および５は印加された
変換アナログ信号をホールドする。ホールド回路４でホ
ールドされた変換アナログ信号は？ルテージホロワ６を
介して加算回路８に印加し、ホールド回路５でホールド
された変換アナログ信号は加算回路８に印加して、ホー
ルド回路４でホールドされた変換アナログ信号とホール
ド回路５でホールドされた変換アナログ信号とは加算回
路８で加算のうえ出力する。
なお、中央処理装置１から時分割的に出力される他のデ
ジタルデータに対しても同様であって、１対のホールド
回路、〆ルテージホロワおよび加算回路を、中央処理装
置１から時分割的に出力される他のデジタルデータに対
して設けである。
ジタルデータに対しても同様であって、１対のホールド
回路、〆ルテージホロワおよび加算回路を、中央処理装
置１から時分割的に出力される他のデジタルデータに対
して設けである。
上記の如く構成されたこの発明の一実施例における作用
をＲＯＭ ９に記憶させたプログラムにしたがって説明
する。
をＲＯＭ ９に記憶させたプログラムにしたがって説明
する。
スイッチ１２をオン状態にする。スイッチ１２がオン状
態にされている期間は中央処理装置１によって計数され
、スイッチ１２がオン状態にされている期間に対応した
デジタルデータに変換される。この変換デジタルデータ
がＤＡ変換器２の最大入力範囲α以上か否かがチエツク
される（ステップＳ１）。ここで仮にＤ／Ａ変換器２が
１２ピツ） Ｄ／Ａ変換器であるとすれば最大入力αは
ＦＦＦ（Ｈ）”である。
態にされている期間は中央処理装置１によって計数され
、スイッチ１２がオン状態にされている期間に対応した
デジタルデータに変換される。この変換デジタルデータ
がＤＡ変換器２の最大入力範囲α以上か否かがチエツク
される（ステップＳ１）。ここで仮にＤ／Ａ変換器２が
１２ピツ） Ｄ／Ａ変換器であるとすれば最大入力αは
ＦＦＦ（Ｈ）”である。
ステップＳ１において上記変換デジタルデータが最大入
力範囲α以上と判別され九ときはステップＳ、に続いて
（変換デジタルデーターα）の演算が行なわれる。（変
換デジタルデーターα）＝βとする（ステップＳ２）。
力範囲α以上と判別され九ときはステップＳ、に続いて
（変換デジタルデーターα）の演算が行なわれる。（変
換デジタルデーターα）＝βとする（ステップＳ２）。
ステップＳ２に続いてＲＡＭ １０の第１記憶領域に最
大入力範囲のデシタルデータが記憶され（ステップＳ、
）、続いてＲＡＭ １０の第２記憶領域にデジタルデー
タβが記憶される（ステップＳ４）。ステップＳ。
大入力範囲のデシタルデータが記憶され（ステップＳ、
）、続いてＲＡＭ １０の第２記憶領域にデジタルデー
タβが記憶される（ステップＳ４）。ステップＳ。
において変換デジタルデータが最大入力範囲α未満と判
別されたときはステップＳ、に続いてＲＡＭ １０の第
１記憶領域に変換デジタルデータが記憶される（ステッ
プＳ５）。ステツｆＳ５に続いてＲＡＭ １０の第２記
憶領域に’０ＯＯＨ”が記憶される（ステップｓ６）。
別されたときはステップＳ、に続いてＲＡＭ １０の第
１記憶領域に変換デジタルデータが記憶される（ステッ
プＳ５）。ステツｆＳ５に続いてＲＡＭ １０の第２記
憶領域に’０ＯＯＨ”が記憶される（ステップｓ６）。
ステップＳ およびＳ６に続いて、ＲＡＭｌ０の第１記
憶領域の記憶内容が読み出されて（ステップＳ、）、ル
ヘ変換器２に供給される（ステラ７’Ｓ８）。Ｄ／Ａ変
換器２にてステップＳ８において供給されたデジタルデ
ータ、すなわちＲＡＭ１０の第１記憶領域に記憶されて
いる記憶内容がアナログ信号に変換される。ステップ５
８Ｖｃおいて供給されたデジタルデータのＤ／Ａ変換器
２における変換時間遅れて、アナログスイッチ３に切替
信号が中央処理装置１から供給されてＤ／Ａ変換器２に
よって変換されたアナログ信号がホールド回路４へ供給
される（ステラ７” Ｓ９）。
憶領域の記憶内容が読み出されて（ステップＳ、）、ル
ヘ変換器２に供給される（ステラ７’Ｓ８）。Ｄ／Ａ変
換器２にてステップＳ８において供給されたデジタルデ
ータ、すなわちＲＡＭ１０の第１記憶領域に記憶されて
いる記憶内容がアナログ信号に変換される。ステップ５
８Ｖｃおいて供給されたデジタルデータのＤ／Ａ変換器
２における変換時間遅れて、アナログスイッチ３に切替
信号が中央処理装置１から供給されてＤ／Ａ変換器２に
よって変換されたアナログ信号がホールド回路４へ供給
される（ステラ７” Ｓ９）。
したがってホールド回路４においてはＲＡＭ １０の第
１記憶領域の記憶内容を変換したアナログ信号がホール
ドされていることになる。
１記憶領域の記憶内容を変換したアナログ信号がホール
ドされていることになる。
ステップＳ９に続いてＲＡＭ１０の第２記憶領域の記憶
内容が読み出されて（ステップＳ、。）、Ｄ／Ａ変換器
２に供給される（ステップＳ、１）。
内容が読み出されて（ステップＳ、。）、Ｄ／Ａ変換器
２に供給される（ステップＳ、１）。
Ｄ／Ａ変換器２はステップＳ４．において供給されたデ
ジタルデータ、すなわちＲＡＭ １０の第２記憶領域に
記憶されている記憶内容がアナログ信号に変換される。
ジタルデータ、すなわちＲＡＭ １０の第２記憶領域に
記憶されている記憶内容がアナログ信号に変換される。
ステップ８１１において供給されたデジタルデータのＤ
／Ａ変換器２における変換時間遅れて、アナログスイッ
チ３に切替信号が中央処理装置１から供給されてい変換
器２によって変換されたアナログ信号がホールド回路５
へ供給される（ステップ５１２）。したがってホールド
回路５においてはＲＡＭ １０の第２記憶領域の記憶内
容を変換したアナログ信号がホールドされていることに
なる。
／Ａ変換器２における変換時間遅れて、アナログスイッ
チ３に切替信号が中央処理装置１から供給されてい変換
器２によって変換されたアナログ信号がホールド回路５
へ供給される（ステップ５１２）。したがってホールド
回路５においてはＲＡＭ １０の第２記憶領域の記憶内
容を変換したアナログ信号がホールドされていることに
なる。
しかるに、ステップ８１２が実行され九時点においては
、ＲＡＭｌ０の第１記憶領竣に記憶の内容をアナログ変
換し念アナログ信号がホールド回路４に既にホールドさ
れておシ、ホールド回路４のホールド出力信号レベルと
ホールド回路５のホールド出力信号レベルとは加算回路
８で加算される。この結果、アナログ変換器２の分解能
が１ビツト増加したのと等価となる。この状態を１２ビ
ツトの場合を例に模式的に示せば第３図に示す如く、ス
テップ８１〜Ｓ４が実行される場合はＲＡＭ １０の第
１記憶領域に記憶された変換デジタルデータは第３図（
、）に示す如くであシ、ＲＡＭ １０の第２記憶領域に
記憶された変換デジタルデータは第３図（ｂ）に示す如
くである。
、ＲＡＭｌ０の第１記憶領竣に記憶の内容をアナログ変
換し念アナログ信号がホールド回路４に既にホールドさ
れておシ、ホールド回路４のホールド出力信号レベルと
ホールド回路５のホールド出力信号レベルとは加算回路
８で加算される。この結果、アナログ変換器２の分解能
が１ビツト増加したのと等価となる。この状態を１２ビ
ツトの場合を例に模式的に示せば第３図に示す如く、ス
テップ８１〜Ｓ４が実行される場合はＲＡＭ １０の第
１記憶領域に記憶された変換デジタルデータは第３図（
、）に示す如くであシ、ＲＡＭ １０の第２記憶領域に
記憶された変換デジタルデータは第３図（ｂ）に示す如
くである。
この結果、ホールド回路４にホールドされるアナログ信
号レベルは第３図（ｃｌに示す如くであって、ホールド
回路５にホールドされるアナログ信号レベルは第３図（
ｄ）に示す如くであシ、加算回路８からの出力信号レベ
ルは第３図（ｅ）に示す如くである。またステップＳ１
．Ｓ５．Ｓ６が実行される場合は、ＲＡＭ １０の第２
記憶領域に記憶される変換データは０００ （Ｈ）”の
ため、第３図（ａ） Ｋ対して第３図（ｆ）、第３図（
ｂ）に対して第３図（ｇ）、第３図（ｅ）に対して第３
図（（）、第３図（ｄ）に対して第３図（＃）、第３図
（ｓｌに対して第３図（ｊ）がそれぞれ対応し、１２ピ
ツトの分解能を有するＤ／Ａ変換器を用いて、１３ビツ
トの分解能を有するＤ／Ａ変換と等価な出力を得ること
ができる。
号レベルは第３図（ｃｌに示す如くであって、ホールド
回路５にホールドされるアナログ信号レベルは第３図（
ｄ）に示す如くであシ、加算回路８からの出力信号レベ
ルは第３図（ｅ）に示す如くである。またステップＳ１
．Ｓ５．Ｓ６が実行される場合は、ＲＡＭ １０の第２
記憶領域に記憶される変換データは０００ （Ｈ）”の
ため、第３図（ａ） Ｋ対して第３図（ｆ）、第３図（
ｂ）に対して第３図（ｇ）、第３図（ｅ）に対して第３
図（（）、第３図（ｄ）に対して第３図（＃）、第３図
（ｓｌに対して第３図（ｊ）がそれぞれ対応し、１２ピ
ツトの分解能を有するＤ／Ａ変換器を用いて、１３ビツ
トの分解能を有するＤ／Ａ変換と等価な出力を得ること
ができる。
なお、第３図（ｂ）および（ｒｌにおける破線の部分は
未だ入力可能なデジタルデータの範囲を示し、第３図（
ｄ） （ｅｌ （ｈ）および（ｊ）における破線は第３
図（ｂ）および（ｆ） Ｋおける破線の入力に対応する
それぞれのアナログ信号出力を示している。
未だ入力可能なデジタルデータの範囲を示し、第３図（
ｄ） （ｅｌ （ｈ）および（ｊ）における破線は第３
図（ｂ）および（ｆ） Ｋおける破線の入力に対応する
それぞれのアナログ信号出力を示している。
また、中央処理装置１から時分割的に出力される他の変
換デジタルデータに対しても同様に作用して、上記と同
様に分解能を等測的に向上させることができる。
換デジタルデータに対しても同様に作用して、上記と同
様に分解能を等測的に向上させることができる。
（発明の効果）
以上説明した如くこの発明によれば、い変換器へ入力さ
れるデジタルデータがＤ／Ａ変換器の最大入力範囲のデ
ジタルデータ以上のときはＤ／Ａ変換器の最大入力範囲
のデジタルデータを、未満のときはＤ／Ａ変換器へ入力
されるデジタルデータを第１記憶手段に記憶し、前者に
おいてはルヘ変換器へ入力されるデジタルデータからＤ
／Ａ変換器の最大入力範囲のデジタルデータを減算した
減算結果のデジタルデータを、後者においては零のデジ
タルデータを第２記憶手段に記憶して、第１記憶手段の
記憶内容を変換したアナログ信号を第１ホールド回路で
ホールドし、第２記憶手段の記憶内容を変換したアナロ
グ信号を第２ホールド回路でホールドし、第１ホールド
回路のホールド出力信号レベルと第２ホールド回路のホ
ールド出力信号レベルとを加算回路で加算するようにし
たため、加算回路の出力でみた場合取へ変換器へ入力さ
れるデジタルデータを１ビツト分解能の大きいＤ／Ａ変
換器で変換したのと等価となる。
れるデジタルデータがＤ／Ａ変換器の最大入力範囲のデ
ジタルデータ以上のときはＤ／Ａ変換器の最大入力範囲
のデジタルデータを、未満のときはＤ／Ａ変換器へ入力
されるデジタルデータを第１記憶手段に記憶し、前者に
おいてはルヘ変換器へ入力されるデジタルデータからＤ
／Ａ変換器の最大入力範囲のデジタルデータを減算した
減算結果のデジタルデータを、後者においては零のデジ
タルデータを第２記憶手段に記憶して、第１記憶手段の
記憶内容を変換したアナログ信号を第１ホールド回路で
ホールドし、第２記憶手段の記憶内容を変換したアナロ
グ信号を第２ホールド回路でホールドし、第１ホールド
回路のホールド出力信号レベルと第２ホールド回路のホ
ールド出力信号レベルとを加算回路で加算するようにし
たため、加算回路の出力でみた場合取へ変換器へ入力さ
れるデジタルデータを１ビツト分解能の大きいＤ／Ａ変
換器で変換したのと等価となる。
この結果、Ｄ／Ａ変換器は所望分解能より１ピツト少な
い分解能のものを使用して所望分解能で変換したのと同
じ出力を得ることができる。
い分解能のものを使用して所望分解能で変換したのと同
じ出力を得ることができる。
また、市販されているＤ／Ａ変換器は１ビツトおきでは
なく、４ビツト、８ピツト、１０ピツト、１２ピツト、
１６ピツトとピット構成が飛んでいるため、１１ピツト
の分解能のＤ／Ａ変換器を所望したとき１２ビツトの分
解能のい変換器を使用しなければならなかったが、本発
明によれば１０ピツトの分解能のＤ／Ａ変換器を使用し
て１１ビツトの分解能のＤ／Ａ変換器で変換したと同じ
変換アナログ信号を得ることができる。
なく、４ビツト、８ピツト、１０ピツト、１２ピツト、
１６ピツトとピット構成が飛んでいるため、１１ピツト
の分解能のＤ／Ａ変換器を所望したとき１２ビツトの分
解能のい変換器を使用しなければならなかったが、本発
明によれば１０ピツトの分解能のＤ／Ａ変換器を使用し
て１１ビツトの分解能のＤ／Ａ変換器で変換したと同じ
変換アナログ信号を得ることができる。
第１図はこの発明の一実施例の構成を示すブロック図。
第２図はこの発明の一実施例の作用の説明に供するフロ
ーチャート。 第３図はこの発明の一実施例の作用の説明に供する線図
。 第４図は従来例のブロック図。 主な符号の説明 １・・・ＣＰＵ、２・・・Ｄ／Ａ変換器、３・・・アナ
ログスイッチ、４および５・・・ホールド回路、６・・
・がルテージホロワ、８・・・加算回路、９・・・ＲＯ
Ｍ、１０・・・ＲＡＭ、 １２・・・スイッチ。
ーチャート。 第３図はこの発明の一実施例の作用の説明に供する線図
。 第４図は従来例のブロック図。 主な符号の説明 １・・・ＣＰＵ、２・・・Ｄ／Ａ変換器、３・・・アナ
ログスイッチ、４および５・・・ホールド回路、６・・
・がルテージホロワ、８・・・加算回路、９・・・ＲＯ
Ｍ、１０・・・ＲＡＭ、 １２・・・スイッチ。
Claims (1)
- Ｄ／Ａ変換器と、前記Ｄ／Ａ変換器へ入力されるデジタ
ルデータがＤ／Ａ変換器の最大入力範囲のデジタルデー
タ以上か否かを判別する判別手段と、この判別手段によ
つて以上と判別されたときは前記最大入力範囲のデジタ
ルデータを記憶し、かつ未満と判別されたときは前記Ｄ
／Ａ変換器へ入力されるデジタルデータを記憶する第１
記憶手段と、前記判別手段によつて以上と判別されたと
きは前記Ｄ／Ａ変換器へ入力されるデジタルデータから
前記最大入力範囲のデジタルデータを減算する減算手段
と、前記判別手段によつて以上と判別されたときは前記
減算手段による減算結果のデジタルデータを記憶し、か
つ未満と判別されたときは零のデジタルデータを記憶す
る第２記憶手段と、前記第１記憶手段の記憶内容を前記
Ｄ／Ａを変換器で変換したアナログ信号をホールドする
第１ホールド回路と、前記第２記憶手段の記憶内容を前
記Ｄ／Ａ変換器で変換したアナログ信号をホールドする
第２ホールド回路と、前記第１ホールド回路のホールド
出力信号レベルと前記第２ホールド回路のホールド出力
信号レベルとを加算する加算回路とを備えたことを特徴
とするＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257012A JPH0828664B2 (ja) | 1988-10-14 | 1988-10-14 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257012A JPH0828664B2 (ja) | 1988-10-14 | 1988-10-14 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105633A true JPH02105633A (ja) | 1990-04-18 |
| JPH0828664B2 JPH0828664B2 (ja) | 1996-03-21 |
Family
ID=17300502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257012A Expired - Lifetime JPH0828664B2 (ja) | 1988-10-14 | 1988-10-14 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828664B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57207425A (en) * | 1981-06-17 | 1982-12-20 | Hitachi Ltd | Digital-to-analog converting circuit |
-
1988
- 1988-10-14 JP JP63257012A patent/JPH0828664B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57207425A (en) * | 1981-06-17 | 1982-12-20 | Hitachi Ltd | Digital-to-analog converting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828664B2 (ja) | 1996-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5875920A (ja) | Ａ／ｄコンバ−タ回路 | |
| JPH02105633A (ja) | Ｄ／ａ変換装置 | |
| JPH0114737B2 (ja) | ||
| JPH0566921A (ja) | データシフト回路 | |
| JPS63167524A (ja) | 高速セトリングｄ／ａ変換器 | |
| JPS5990139A (ja) | アナログ入力の変換回路 | |
| JPH0472421B2 (ja) | ||
| JP2766876B2 (ja) | グリッチパターン検出回路 | |
| US3887912A (en) | Analogue-digital converter apparatus | |
| JP2571614B2 (ja) | 表示装置の駆動回路 | |
| JPH02195729A (ja) | アナログ／ディジタル変換回路 | |
| SU378870A1 (ru) | УСТРОЙСТВО дл ВВОДА и ХРАНЕНИЯ ДАННЫХ ДЛЯ АНАЛОГОВЫХ ВЫЧИСЛИТЕЛЕЙ | |
| JP2599984B2 (ja) | 入力データのピーク値検出回路 | |
| JP2666349B2 (ja) | ピークレベル検出回路 | |
| JPH02151126A (ja) | 積分型ｄ／ａコンバータ | |
| JPH05135190A (ja) | デイジタル・デフアジイフアイヤ回路 | |
| SU744587A1 (ru) | Микропрограммный процессор | |
| SU630743A1 (ru) | Аналого-цифровой преобразователь | |
| JPS58121826A (ja) | アナログ−デイジタル変換器 | |
| JPS6423715A (en) | Digital protecting relay | |
| JPS6353738B2 (ja) | ||
| JPS58121824A (ja) | 信号処理装置 | |
| JPH0372720A (ja) | アナログ／デジタル変換装置 | |
| JPH03213012A (ja) | マイクロコンピュータ内タイマ | |
| JPH0243813A (ja) | Ａ／ｄ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090321 Year of fee payment: 13 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090321 Year of fee payment: 13 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090321 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090321 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090321 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090321 Year of fee payment: 13 |