JPH02104151A - データ転送切り替え制御装置 - Google Patents
データ転送切り替え制御装置Info
- Publication number
- JPH02104151A JPH02104151A JP25774688A JP25774688A JPH02104151A JP H02104151 A JPH02104151 A JP H02104151A JP 25774688 A JP25774688 A JP 25774688A JP 25774688 A JP25774688 A JP 25774688A JP H02104151 A JPH02104151 A JP H02104151A
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- JP
- Japan
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- circuit
- data
- switching
- switching control
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 230000015654 memory Effects 0.000 claims abstract description 31
- 238000012544 monitoring process Methods 0.000 claims description 15
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 238000007405 data analysis Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ダイレクトメモリアクセス・モードによるデータ受信装
置に係り、特に複数個の受信バッファメモリを有するデ
ータ受信装置におけるデータ転送切り替え制御■装置に
関し、 バッファメモリの切り替え誤動作発生時にデータの誤認
識を除去できるデータ転送切り替え制御装置を提供する
ことを目的とし、 データを入力し、切り替え制御回路からの選択信号によ
り２つの出力の一方を選択して出力する切り替え回路と
、切り替え回路に接続され、切り替え回路からの入力デ
ータを書き込み、書き込みの終了時にデータ受信完了信
号を切り替え制御回路に送出する第１及び第２の記憶回
路と、第１及び第２の記憶回路に接続され、第１又は第
２の記憶回路からのデータ受信完了信号を受信して、切
り替え回路に対して出力を第１又は第２の記憶回路に切
り替えるための選択信号を出力する切り替え制御回路と
を有するデータ受信装置において、切り替え制御回路に
接続され、切り替え制御回路が切り替え回路に選択信号
を出力時、切り替え制御回路から、選択された該第１又
は第２の記憶回路を示す第１の信号を受信し、第１又は
第２の記ｔα回路にデータの書き込みを完了した時書き
込みを完了した第１又は第２の記憶回路を示す第２の信
号を受信し、第１及び第゛２の信号との比較を行い、不
一致の時には第１又は第２の記憶回路に書き込んだデー
タを廃棄する信号を切り替え制御回路に送出する切り替
え監視回路と、切り替え制御回路内に、切り替え監視回
路の出力を入力して第１及び第２の信号の不一致時に、
第１又は第２の記憶回路に書き込んだデータを廃棄する
データ廃棄回路とを設けて構成する。
置に係り、特に複数個の受信バッファメモリを有するデ
ータ受信装置におけるデータ転送切り替え制御■装置に
関し、 バッファメモリの切り替え誤動作発生時にデータの誤認
識を除去できるデータ転送切り替え制御装置を提供する
ことを目的とし、 データを入力し、切り替え制御回路からの選択信号によ
り２つの出力の一方を選択して出力する切り替え回路と
、切り替え回路に接続され、切り替え回路からの入力デ
ータを書き込み、書き込みの終了時にデータ受信完了信
号を切り替え制御回路に送出する第１及び第２の記憶回
路と、第１及び第２の記憶回路に接続され、第１又は第
２の記憶回路からのデータ受信完了信号を受信して、切
り替え回路に対して出力を第１又は第２の記憶回路に切
り替えるための選択信号を出力する切り替え制御回路と
を有するデータ受信装置において、切り替え制御回路に
接続され、切り替え制御回路が切り替え回路に選択信号
を出力時、切り替え制御回路から、選択された該第１又
は第２の記憶回路を示す第１の信号を受信し、第１又は
第２の記ｔα回路にデータの書き込みを完了した時書き
込みを完了した第１又は第２の記憶回路を示す第２の信
号を受信し、第１及び第゛２の信号との比較を行い、不
一致の時には第１又は第２の記憶回路に書き込んだデー
タを廃棄する信号を切り替え制御回路に送出する切り替
え監視回路と、切り替え制御回路内に、切り替え監視回
路の出力を入力して第１及び第２の信号の不一致時に、
第１又は第２の記憶回路に書き込んだデータを廃棄する
データ廃棄回路とを設けて構成する。
［産業上の利用分野］
本発明は、ダレクトメモリアクセス・モード（以下ＤＭ
Ａモードと称する）によるファクス等のデータ受信装置
に係り、特に複数個の受信バッファメモリを有するデー
タ受信装置におけるデータ転送切り替え制御装置の改良
に関するものである。
Ａモードと称する）によるファクス等のデータ受信装置
に係り、特に複数個の受信バッファメモリを有するデー
タ受信装置におけるデータ転送切り替え制御装置の改良
に関するものである。
この際、バッファメモリの切り替え誤動作発生時にデー
タの誤認識を除去できるデータ転送切り替え制御装置が
要望されている。
タの誤認識を除去できるデータ転送切り替え制御装置が
要望されている。
第４図は従来例の装置の構成を示すブロック図である。
第４図において、最初トランジスタからなるスイッチ１
を介して例えばバッファメモリ２−１においてデータを
受信し１フレームのデータの書き込みを完了した時、叶
へ完了信号がＤＭＡ制御回路３に通知される。
を介して例えばバッファメモリ２−１においてデータを
受信し１フレームのデータの書き込みを完了した時、叶
へ完了信号がＤＭＡ制御回路３に通知される。
ＤＭＡ制御回路３はＤＭＡ完了信号を受信すると、スイ
ッチ１に対してバッファメモリ２−２を選択するＤＭＡ
設定信号を出力して、スイッチｌをバッファメモリ２−
２の側に切り替え、バッファメモリ２−２に対して受信
態勢に入るように設定する。（データ長及び先頭アドレ
スの設定）。同時に、バッファメモリ２−１のデータを
読み出してデータ解析回路４に入力し、データ解析回路
４では入力データの内容を解読する。
ッチ１に対してバッファメモリ２−２を選択するＤＭＡ
設定信号を出力して、スイッチｌをバッファメモリ２−
２の側に切り替え、バッファメモリ２−２に対して受信
態勢に入るように設定する。（データ長及び先頭アドレ
スの設定）。同時に、バッファメモリ２−１のデータを
読み出してデータ解析回路４に入力し、データ解析回路
４では入力データの内容を解読する。
しかしながら上述の装置構成においては、外部ノイズ等
によるスイッチの誤動作でバッファメモリの切り替えが
正しく行われない状態が発生すると、データ受信完了時
に受信完了バッファメモリを誤検出しデータの誤認識が
発生するという問題点があった。
によるスイッチの誤動作でバッファメモリの切り替えが
正しく行われない状態が発生すると、データ受信完了時
に受信完了バッファメモリを誤検出しデータの誤認識が
発生するという問題点があった。
したがって本発明の目的は、バッファメモリの切り替え
誤動作発生時にデータの誤認識を除去できるデータ転送
切り替え制御装置を提供することにある。
誤動作発生時にデータの誤認識を除去できるデータ転送
切り替え制御装置を提供することにある。
上記問題点は第１図に示す装置の構成によって解決され
る。
る。
即ち第１図において、データを入力し、切り替え制御回
路３００からの選択信号により２つの出力の一方を選択
して出力する切り替え回路１００と、切り替え回路に接
続され、切り替え回路からの入力データを書き込み、書
き込みの終了時にデータ受信完了信号を切り替え制御回
路に送出する第１及び第２の記憶回路２１０．２２０と
、第１及び第２の記憶回路に接続され、第１又は第２の
記憶回路からのデータ受信完了信号を受信して、切り替
え回路に対して出力を第１又は第２の記憶回路に切り替
えるための選択信号を出力する切り替え制御回路３００
とを有するデータ受信装置において、５００は切り替え
制御回路３００に接続され、切り替え制御回路が切り替
え回路に選択信号を出力時、切り替え制御回路から、選
択された第１又は第２の記憶回路を示す第１の信号を受
信し、第１又は第２の記憶回路にデータの書き込みを完
了した時書き込みを完了した第１又は第２の記憶回路を
示す第２の信号を受信し、第１及び第２の信号との比較
を行い、不一致の時には該第１又は第２の記憶回路に書
き込んだデータを廃棄する信号を切り替え制御回路に送
出する切り替え監視回路である。
路３００からの選択信号により２つの出力の一方を選択
して出力する切り替え回路１００と、切り替え回路に接
続され、切り替え回路からの入力データを書き込み、書
き込みの終了時にデータ受信完了信号を切り替え制御回
路に送出する第１及び第２の記憶回路２１０．２２０と
、第１及び第２の記憶回路に接続され、第１又は第２の
記憶回路からのデータ受信完了信号を受信して、切り替
え回路に対して出力を第１又は第２の記憶回路に切り替
えるための選択信号を出力する切り替え制御回路３００
とを有するデータ受信装置において、５００は切り替え
制御回路３００に接続され、切り替え制御回路が切り替
え回路に選択信号を出力時、切り替え制御回路から、選
択された第１又は第２の記憶回路を示す第１の信号を受
信し、第１又は第２の記憶回路にデータの書き込みを完
了した時書き込みを完了した第１又は第２の記憶回路を
示す第２の信号を受信し、第１及び第２の信号との比較
を行い、不一致の時には該第１又は第２の記憶回路に書
き込んだデータを廃棄する信号を切り替え制御回路に送
出する切り替え監視回路である。
３１０は切り替え制御回路内に設けられ、切り替え監視
回路の出力を入力して第１及び第２の信号の不一致時に
、第１又は第２の記憶回路に書き込んだデータを廃棄す
るデータ廃棄回路である。
回路の出力を入力して第１及び第２の信号の不一致時に
、第１又は第２の記憶回路に書き込んだデータを廃棄す
るデータ廃棄回路である。
［作 用〕
第１図において、切り替え監視回路５００において、切
り替え制御回路３００が切り替え回路１００に選択信号
を出力時、切り替え制御回路３００から、選択された第
１又は第２の記４．な回路２１０又は２２０を示す第１
の信号を受信する。
り替え制御回路３００が切り替え回路１００に選択信号
を出力時、切り替え制御回路３００から、選択された第
１又は第２の記４．な回路２１０又は２２０を示す第１
の信号を受信する。
次に、第１又は第２の記憶回路２１０又は２２０にデー
タの書き込みを完了した時、書き込みを完了した第１又
は第２の記憶回路２１０又は２２０を示す第２の信号を
受信する。そして、第１及び第２の信号の比較を行い、
不一致の時には第１又は第２の記憶回路２１０又は２２
０に書き込んだデータを廃棄する信号を切り替え制御回
路３００内に設けたデータ廃棄回路３１０に送出する。
タの書き込みを完了した時、書き込みを完了した第１又
は第２の記憶回路２１０又は２２０を示す第２の信号を
受信する。そして、第１及び第２の信号の比較を行い、
不一致の時には第１又は第２の記憶回路２１０又は２２
０に書き込んだデータを廃棄する信号を切り替え制御回
路３００内に設けたデータ廃棄回路３１０に送出する。
データ廃棄回路３１０において、第１又は第２の記４１
回路２１０又は２２０に書き込んだデータを読み出して
廃棄する。
回路２１０又は２２０に書き込んだデータを読み出して
廃棄する。
この結果、切り替え回路１００の切り替えの異常時に発
生する受信データの誤認識を除去できるデータ転送切り
替え制御装置を実現することができる。
生する受信データの誤認識を除去できるデータ転送切り
替え制御装置を実現することができる。
第２図は本発明の実施例の装置の構成を示すブロック図
である。
である。
第３図は実施例で使用される切り替え監視回路を示す図
である。
である。
全図を通じて同一符号は同一対象物を示す。
第２図において、ＤＭＡ制御回路３０がスイッチ１０に
対して例えばバッファメモリ２２を選択するＤＭＡ設定
信号を出力した時、同ＤＭＡ設定信号を切り替え監視回
路５０にも送出し切り替え監視回路５０内のメモリ （
図示しない）に書き込み記憶させる。
対して例えばバッファメモリ２２を選択するＤＭＡ設定
信号を出力した時、同ＤＭＡ設定信号を切り替え監視回
路５０にも送出し切り替え監視回路５０内のメモリ （
図示しない）に書き込み記憶させる。
バッファメモリ２２では受信データの書き込みを完了し
た時、ＤＭＡ完了信号をＤＭＡ制御回路３０に通知する
。ＤＭＡ制御回路３０はＤＭＡ完了信号を切り替え監視
回路５０へ通知する。切り替え監視回路５０は例えば第
３図に示す排他的論理和回路の否定回路（以下ＥＸＣ，
ＮＯＲ回路と称する）からなり、２つの入力が共に１′
″又は“θ″の時は１”を出力し、−方の人力力ぐ”１
”で他方が“０”の時には”０″を出力する性質を有す
る。このため、例えばバッファメモリ２１のＤＭＡ設定
信号及びＤＭＡ完了信号を０″、バッファメモリ２２の
それを“１″ とすると、ＤＭＡ設定信号とＤＭＡ完了
信号とを比較し一致した時には“１”を出力し、不一致
の時には“０″を出力する。
た時、ＤＭＡ完了信号をＤＭＡ制御回路３０に通知する
。ＤＭＡ制御回路３０はＤＭＡ完了信号を切り替え監視
回路５０へ通知する。切り替え監視回路５０は例えば第
３図に示す排他的論理和回路の否定回路（以下ＥＸＣ，
ＮＯＲ回路と称する）からなり、２つの入力が共に１′
″又は“θ″の時は１”を出力し、−方の人力力ぐ”１
”で他方が“０”の時には”０″を出力する性質を有す
る。このため、例えばバッファメモリ２１のＤＭＡ設定
信号及びＤＭＡ完了信号を０″、バッファメモリ２２の
それを“１″ とすると、ＤＭＡ設定信号とＤＭＡ完了
信号とを比較し一致した時には“１”を出力し、不一致
の時には“０″を出力する。
そしてＤＭＡ制御回路３０内に設けたＡＮＤ回路（図示
しない）により、今の場合バッファメモリ２２から読み
出したデータと切り替え監視回路５０の出力信号（“ビ
又は０”）との論理積を求める。
しない）により、今の場合バッファメモリ２２から読み
出したデータと切り替え監視回路５０の出力信号（“ビ
又は０”）との論理積を求める。
今、バッファメモリ２２に入力データを書き込みの途中
に、外部ノイズ等によりスイッチ１０がバッファメモリ
２１の側に切り替わったとすると、ＤＭ＾設定信号は“
１”、ＤＭＡ完了信号は“０″となり、両者は不一致と
なって第３図に示すＥＸＣ，ＮＯＲ回路の出力は“０”
を出力し、上述したＤＭＡ制御回路３０内のＡＮＤ回路
の出力も“０″ となり、ハ”ソファメモリ２２から読
み出したデータを出力しなくなる。
に、外部ノイズ等によりスイッチ１０がバッファメモリ
２１の側に切り替わったとすると、ＤＭ＾設定信号は“
１”、ＤＭＡ完了信号は“０″となり、両者は不一致と
なって第３図に示すＥＸＣ，ＮＯＲ回路の出力は“０”
を出力し、上述したＤＭＡ制御回路３０内のＡＮＤ回路
の出力も“０″ となり、ハ”ソファメモリ２２から読
み出したデータを出力しなくなる。
この結果、データ解析回路４０では、バッファメモリ２
１と２２から読み出したデータをン昆同して解Ｊ売する
という事はなく、受信データの誤認識を除去することが
できる。
１と２２から読み出したデータをン昆同して解Ｊ売する
という事はなく、受信データの誤認識を除去することが
できる。
以上説明したように本発明によれば、バッファメモリの
切り替え異常時に発生する受信データの誤認識を除去す
ることができる。
切り替え異常時に発生する受信データの誤認識を除去す
ることができる。
更に、制御データが再度コマンドの入力を行う、いわゆ
るリトライ手順を有するデータ転送方式等に対する有効
な制御手段を提供することができる。
るリトライ手順を有するデータ転送方式等に対する有効
な制御手段を提供することができる。
第１図は本発明の原理図、
第２図は本発明の実施例の装置の構成を示すブロック図
、 第３図は実施例で使用される切り替え監視回路を示す図
、 第４図は従来例の装置の構成を示すブロック図である。 図において ３１０はデータ廃棄回路、 ５００は切り替え監視回路 を示す。 第 ４ 凶
、 第３図は実施例で使用される切り替え監視回路を示す図
、 第４図は従来例の装置の構成を示すブロック図である。 図において ３１０はデータ廃棄回路、 ５００は切り替え監視回路 を示す。 第 ４ 凶
Claims (1)
- 【特許請求の範囲】 データを入力し、切り替え制御回路（３００）からの選
択信号により２つの出力の一方を選択して出力する切り
替え回路（１００）と、該切り替え回路に接続され、該
切り替え回路からの入力データを書き込み、該書き込み
の終了時にデータ受信完了信号を切り替え制御回路に送
出する第１及び第２の記憶回路（２１０、２２０）と、
該第１及び第２の記憶回路に接続され、該第１又は第２
の記憶回路からのデータ受信完了信号を受信して、該切
り替え回路に対して出力を第１又は第２の記憶回路に切
り替えるための選択信号を出力する切り替え制御回路（
３００）とを有するデータ受信装置において、該切り替
え制御回路に接続され、該切り替え制御回路が該切り替
え回路に選択信号を出力時、該切り替え制御回路から、
選択された該第１又は第２の記憶回路を示す第１の信号
を受信し、該第１又は第２の記憶回路にデータの書き込
みを完了した時該書き込みを完了した第１又は第２の記
憶回路を示す第２の信号を受信し、該第１及び第２の信
号との比較を行い、不一致の時には該第１又は第２の記
憶回路に書き込んだデータを廃棄する信号を該切り替え
制御回路に送出する切り替え監視回路（５００）と、 該切り替え制御回路内に、該切り替え監視回路の出力を
入力して該第１及び第２の信号の不一致時に、該第１又
は第２の記憶回路に書き込んだデータを廃棄するデータ
廃棄回路（３１０）とを設けたことを特徴とするデータ
転送切り替え制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25774688A JPH0828747B2 (ja) | 1988-10-13 | 1988-10-13 | データ転送切り替え制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25774688A JPH0828747B2 (ja) | 1988-10-13 | 1988-10-13 | データ転送切り替え制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02104151A true JPH02104151A (ja) | 1990-04-17 |
| JPH0828747B2 JPH0828747B2 (ja) | 1996-03-21 |
Family
ID=17310525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25774688A Expired - Lifetime JPH0828747B2 (ja) | 1988-10-13 | 1988-10-13 | データ転送切り替え制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828747B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003051858A (ja) * | 2001-08-06 | 2003-02-21 | Clarion Co Ltd | シリアル送信装置及びシリアル送信装置の送信バッファリング制御手順 |
-
1988
- 1988-10-13 JP JP25774688A patent/JPH0828747B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003051858A (ja) * | 2001-08-06 | 2003-02-21 | Clarion Co Ltd | シリアル送信装置及びシリアル送信装置の送信バッファリング制御手順 |
| JP4680440B2 (ja) * | 2001-08-06 | 2011-05-11 | クラリオン株式会社 | シリアル送信装置及びシリアル送信装置の送信バッファリング制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828747B2 (ja) | 1996-03-21 |
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