JPH02103639A - Microprogram error correction circuit - Google Patents
Microprogram error correction circuitInfo
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- JPH02103639A JPH02103639A JP63256856A JP25685688A JPH02103639A JP H02103639 A JPH02103639 A JP H02103639A JP 63256856 A JP63256856 A JP 63256856A JP 25685688 A JP25685688 A JP 25685688A JP H02103639 A JPH02103639 A JP H02103639A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置におけるマイクロプログラムのエ
ラー訂正回路に関し、特に、マイクロプログラム読出し
レジスタが複数個所に存在してし)る場合のエラー検出
、訂正方式に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a microprogram error correction circuit in an information processing device, and in particular, error detection when microprogram read registers are present in multiple locations. It concerns the correction method.
従来、この種のエラー訂正回路は、制御記憶装置から読
み出したマイクロプログラムデータとエラー検出データ
の全てを保持する第1のレジスタと、一部のビットのみ
保持する第2のレジスタとがある場合、第2のレジスタ
の出力値からチェックビットを生成するチェックビット
生成回路と、第1のレジスタの出力のうち第2のレジス
タで持っているビットからチェックビット生成回路と同
−論理で比較ビットを生成する比較ビット生成回路とを
有し、チェックビットと比較ビットの一致をチエツクし
て、エラー検出を行なっていた。Conventionally, this type of error correction circuit has a first register that holds all of the microprogram data and error detection data read from the control storage device, and a second register that holds only some bits. A check bit generation circuit generates a check bit from the output value of the second register, and a comparison bit is generated from the bit held in the second register out of the output of the first register using the same logic as the check bit generation circuit. It has a comparison bit generation circuit that checks whether the check bit and the comparison bit match, and performs error detection.
上述した従来のマイクロプログラムのエラー訂正回路は
、複数あるマイクロプログラム読出しレジスタのエラー
検出データを保持していないレジスタのエラー検出は可
能であるが、訂正できないため、例え間欠障害であって
も、エラーが発生してしまうと、システムが止まってし
まうという欠点があった。The conventional microprogram error correction circuit described above can detect errors in registers that do not hold error detection data in the multiple microprogram read registers, but cannot correct errors, even if they are intermittent failures. The problem is that if this occurs, the system will stop.
〔課題を解決するための手段〕
このような欠点を除去するために本発明によるマイクロ
プログラムのエラー訂正回路は、エラー検出データを持
ち入出力ピンが双方向である制御記憶装置と、この制御
記憶装置から読み出したマイクロプログラムデータおよ
びエラー検出データの全ビットを保持する第1のレジス
タと、この第1のレジスタのマイクロプログラムデータ
とエラー検出データとによりエラーチェックするエラー
チェック回路と、制御記憶装置から読み出したエラー検
出データを含まないマイクロプログラムデータの一部の
ビットのみを保持する第2のレジスタと、制御記憶装置
と第1のレジスタの入力および出力と第2のレジスタの
入力とをバス構成で接続したデータパスと、第2のレジ
スタの出力値からチェックビットを生成するチェックビ
ット生成回路と、第1のレジスタの出力値のうち第2の
レジスタで保有するビットを用いてチエ7クビツト生成
回路と同一の論理で比較ビットを生成する比較ビット生
成回路と、チェックビット生成回路の出力値と比較ビッ
ト生成回路の出力値との一致チニックを行ない、不一致
でかつエラーチェック回路によって第1のレジスタにエ
ラーが起こっていない場合に第2のレジスタのデータを
エラーとするエラー検出回路とを設けるようにしたもの
である。[Means for Solving the Problems] In order to eliminate such drawbacks, the microprogram error correction circuit according to the present invention includes a control memory device having error detection data and bidirectional input/output pins, and a control memory device having bidirectional input/output pins. a first register that holds all bits of microprogram data and error detection data read from the device; an error check circuit that performs an error check using the microprogram data and error detection data in the first register; A second register that holds only some bits of the microprogram data that does not include read error detection data, a control storage device, inputs and outputs of the first register, and inputs of the second register are configured in a bus configuration. A check bit generation circuit that generates a check bit from the connected data path and the output value of the second register, and a check bit generation circuit that uses the bit held in the second register from the output value of the first register. A comparison bit generation circuit that generates a comparison bit with the same logic as , checks the output value of the check bit generation circuit and the output value of the comparison bit generation circuit, and if there is a mismatch, the error check circuit writes the output value to the first register. An error detection circuit is provided which detects the data in the second register as an error when no error has occurred.
本発明によるマイクロプログラムのエラー訂正回路のエ
ラー検出回路は、一部のピントしかもっていないレジス
タの出力値から生成したチェックビットと、全部のビッ
トを保持するレジスタの出力値から生成した比較ビット
とが不一致であり、全ビットを保持するレジスタのマイ
クロプログラムデータとエラー検出データとによるエラ
ーチェックにおいてエラー無しである時に、一部のビッ
トしかもっていないレジスタのデータをエラーとする。The error detection circuit of the microprogram error correction circuit according to the present invention has a check bit generated from the output value of a register that only has a part of the focus, and a comparison bit generated from the output value of the register that holds all the bits. When the microprogram data of the register holding all bits and the error detection data do not match and there is no error in the error check, the data of the register holding only some bits is determined to be an error.
上記エラーが検出されたら、全ビットを保持しているレ
ジスタのデータをデータパス上に出力し、一部のビット
のみもっているレジスタにセットすることによってエラ
ー訂正を行なう。When the above error is detected, the error is corrected by outputting the data in the register holding all bits onto the data path and setting it in the register holding only some bits.
図は、本発明によるマイクロプログラムのエラー訂正回
路の一実施例を示す系統図である。同図において、1は
ECCデータ(エラー検出データ)も含めたマイクロプ
ログラムを保持する制御記憶装置(C3)で、リードと
ライトが共通のデータラインを使ったRAMで構成され
る。2は64ビツトのマイクロプログラム読出しレジス
タ(RD)3はマイクロプログラムとともに制御記憶装
置1から読み出されてきた8ビツトのECCデータを保
持するECCレジスタ、4はマイクロプログラム読出し
レジスタ2とECCレジスタ3の出力値でエラーチェッ
クを行ない、RDエラー信号aを発生するエラーチェッ
ク回路、5はマイクロプログラム読出しレジスタである
。マイクロプログラム読出しレジスタ5は制御記憶装置
1から読み出した全ビットを持っているわけではなく、
一部のビット(例えばビット0からビット31までの3
2ビツト)のみ持つ。6はマイクロプログラム読出しレ
ジスタ5の出力データ32ビツトの排他的論理和を求め
るチェックビット生成回路、7はマイクロプログラム読
出しレジスタ2の出力データのビット0からビット31
までの32ビツトの排他的論理和を求める比較ビット生
成回路、8はマイクロプログラム読出しレジスタ5のエ
ラーを検出するエラー検出回路である。9はマイクロプ
ログラム読出しレジスタ2とECCレジスタ3と制御記
憶装置1との間を双方同で結び、またマイクロプログラ
ム読出しレジスタ5の入力のみ接続されたデータパスと
してのCSバスである。FIG. 1 is a system diagram showing an embodiment of a microprogram error correction circuit according to the present invention. In the figure, reference numeral 1 denotes a control storage device (C3) that holds a microprogram including ECC data (error detection data), and is composed of a RAM that uses a common data line for reading and writing. 2 is a 64-bit microprogram read register (RD); 3 is an ECC register that holds 8-bit ECC data read from the control storage device 1 along with the microprogram; 4 is a 64-bit microprogram read register (RD); 4 is a 64-bit microprogram read register (RD); An error check circuit performs an error check using an output value and generates an RD error signal a, and 5 is a microprogram read register. The microprogram read register 5 does not have all the bits read from the control storage 1;
Some bits (e.g. 3 from bit 0 to bit 31)
2 bits). 6 is a check bit generation circuit that calculates the exclusive OR of the 32-bit output data of the microprogram read register 5, and 7 is the bit 0 to bit 31 of the output data of the microprogram read register 2.
8 is an error detection circuit that detects an error in the microprogram read register 5. A CS bus 9 serves as a data path that connects the microprogram read register 2, the ECC register 3, and the control storage device 1, and is connected only to the input of the microprogram read register 5.
制御記憶装置1から読み出したマイクロプログラム全6
4ビツトとECC8ビットがマイクロプログラム読出し
レジスタ2.ECCレジスタ3にセットされると同時に
、マイクロプログラムデータのビット0からビット31
までの32ビツトがマイクロプログラム続出しレジスタ
5にもセットされる。All 6 microprograms read from control storage device 1
4 bits and 8 bits of ECC are microprogram read register 2. At the same time as being set in ECC register 3, bits 0 to 31 of the microprogram data
The up to 32 bits are also set in the microprogram continuation register 5.
マイクロプログラム読出しレジスタ5の出力データはチ
ェックビット生成回路6に入力され、32ビツトの排他
的論理和が生成されて1ビツトの信号すにまとめられ、
エラー検出回路8に入力される。The output data of the microprogram read register 5 is input to the check bit generation circuit 6, where a 32-bit exclusive OR is generated and combined into a 1-bit signal.
The signal is input to the error detection circuit 8.
一方、マイクロプログラム読出しレジスタ2の出力デー
タのうち、マイクロプログラム読出しレジスタ5に持っ
ているビットと同じビット0がらビット31が比較ビッ
ト生成回路7に入力され、チェックビット生成回路6と
同様に32ビツトの排他的論理和をとって1ビツトの信
号Cにして、エラー検出回路8に入力される。On the other hand, among the output data of the microprogram read register 2, bits 0 to 31, which are the same bits as the bits held in the microprogram read register 5, are input to the comparison bit generation circuit 7, and like the check bit generation circuit 6, 32 bits are input. The exclusive OR is performed to generate a 1-bit signal C, which is input to the error detection circuit 8.
また、マイクロプログラム読出しレジスタ2およびEC
Cレジスタ3の全てのビットをエラーチェック回路4に
入力し、マイクロプログラム読出しレジスタ2全体のエ
ラーチェックが行なわれ、エラーの有無を示すRDエラ
ー信信号炉エラー検出回路8に入力される。Also, microprogram read register 2 and EC
All bits of the C register 3 are input to an error check circuit 4, the entire microprogram read register 2 is checked for errors, and an RD error signal indicating the presence or absence of an error is input to an error detection circuit 8.
エラー検出回路8では、チェックビット信号すと比較ビ
ット信号Cの一致をチエツクし、結果が不一致でかつマ
イクロプログラム読出しレジスタ2のRDエラー信信号
炉エラー無しを示しているとき、すなわちマイクロプロ
グラム読出しレジスタ5のエラーが検出されたとき、マ
イクロプロクラム読出しレジスタ2の出力データをCS
バス9に出力するよう、イネーブル信号が出力される。The error detection circuit 8 checks whether the check bit signal C and the comparison bit signal C match, and when the result is a mismatch and indicates that there is no error in the RD error signal of the microprogram read register 2, that is, the microprogram read register 2 5 error is detected, the output data of microprogram read register 2 is sent to CS.
An enable signal is output to output to bus 9.
マイクロプログラム続出しレジスタ5は、次のクロック
でCSバス9から正しいマイクロプログラム読出°しレ
ジスタ2内のマイクロプログラムデータをセットする。The microprogram continuation register 5 reads the correct microprogram from the CS bus 9 at the next clock and sets the microprogram data in the register 2.
以上説明したように本発明は、マイクロプログラム読出
しレジスタのうち全ビットを保持しているレジスタのデ
ータが正しく、一部のビットのみを保持しているレジス
タだけにエラーが発生した場合に、データパスでバス接
続したマイクロプログラム読出しレジスタ間で正しいデ
ータを送ることにより、エラーを訂正することができる
効果がある。As explained above, the present invention provides a data pass when the data in the microprogram read register that holds all bits is correct and an error occurs only in the register that holds only some bits. By sending correct data between the microprogram read registers connected via a bus, errors can be corrected.
図は本発明によるマイクロプログラムのエラー訂正回路
を示す系統図である。
1・・・制御記憶装置、2.5・・・マイクロプログラ
ム読出しレジスタ、3・・・ECCレジスタ、4・・・
エラーチェック回路、
6・・・チェックビット生成回路、
7・・・比較ピッ
ト生成回路、
8・・・エラー検出回路、
9・・・CSバス。The figure is a system diagram showing a microprogram error correction circuit according to the present invention. 1... Control storage device, 2.5... Microprogram read register, 3... ECC register, 4...
Error check circuit, 6... Check bit generation circuit, 7... Comparison pit generation circuit, 8... Error detection circuit, 9... CS bus.
Claims (1)
記憶装置と、この制御記憶装置から読み出したマイクロ
プログラムデータおよびエラー検出データの全ビットを
保持する第1のレジスタと、この第1のレジスタのマイ
クロプログラムデータとエラー検出データとによりエラ
ーチェックするエラーチェック回路と、前記制御記憶装
置から読み出したエラー検出データを含まないマイクロ
プログラムデータの一部のビットのみを保持する第2の
レジスタと、前記制御記憶装置と前記第1のレジスタの
入力および出力と第2のレジスタの入力とをバス構成で
接続したデータパスと、第2のレジスタの出力値からチ
ェックビットを生成するチェックビット生成回路と、第
1のレジスタの出力値のうち第2のレジスタで保有する
ビットを用いてチェックビット生成回路と同一の論理で
比較ビットを生成する比較ビット生成回路と、チェック
ビット生成回路の出力値と比較ビット生成回路の出力値
との一致チェックを行ない、不一致でかつエラーチェッ
ク回路によって第1のレジスタにエラーが起こっていな
い場合に第2のレジスタのデータをエラーとするエラー
検出回路とを備え、このエラー検出回路はエラーの検出
によって第1のレジスタの出力値を前記データパス上に
出力するようにイネーブル信号を発生し、第2のレジス
タが前記データパス上の正しいデータをセットすること
を特徴とするマイクロプログラムのエラー訂正回路。a control storage device having error detection data and bidirectional input/output pins; a first register holding all bits of microprogram data and error detection data read from the control storage device; an error check circuit that performs an error check using microprogram data and error detection data; a second register that holds only some bits of the microprogram data that do not include the error detection data read from the control storage device; a data path connecting a storage device, the input and output of the first register, and the input of the second register in a bus configuration; a check bit generation circuit that generates a check bit from an output value of the second register; A comparison bit generation circuit that generates a comparison bit using the same logic as the check bit generation circuit using the bit held in the second register out of the output value of the first register, and a comparison bit generation circuit that uses the output value of the check bit generation circuit and the comparison bit generation circuit. and an error detection circuit that performs a match check with the output value of the circuit, and determines that the data in the second register is an error if there is a mismatch and an error check circuit indicates that no error has occurred in the first register. The circuit generates an enable signal to output the output value of a first register onto the data path upon detection of an error, and a second register sets correct data on the data path. Program error correction circuit.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63256856A JPH0797324B2 (en) | 1988-10-12 | 1988-10-12 | Microprogram error correction circuit |
US07/416,977 US5144628A (en) | 1988-10-05 | 1989-10-04 | Microprogram controller in data processing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63256856A JPH0797324B2 (en) | 1988-10-12 | 1988-10-12 | Microprogram error correction circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02103639A true JPH02103639A (en) | 1990-04-16 |
JPH0797324B2 JPH0797324B2 (en) | 1995-10-18 |
Family
ID=17298367
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63256856A Expired - Lifetime JPH0797324B2 (en) | 1988-10-05 | 1988-10-12 | Microprogram error correction circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0797324B2 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58132839A (en) * | 1982-02-01 | 1983-08-08 | Nec Corp | Fault recovery device |
JPS62293439A (en) * | 1986-06-12 | 1987-12-21 | Nec Corp | Error correcting mechanism |
-
1988
- 1988-10-12 JP JP63256856A patent/JPH0797324B2/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58132839A (en) * | 1982-02-01 | 1983-08-08 | Nec Corp | Fault recovery device |
JPS62293439A (en) * | 1986-06-12 | 1987-12-21 | Nec Corp | Error correcting mechanism |
Also Published As
Publication number | Publication date |
---|---|
JPH0797324B2 (en) | 1995-10-18 |
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