JPH02100752A - 通信バッファ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ通信分野に利用される。

本発明は、プロセッサ間通信における通信バッファ制御
方式に関し、特に通信コードおよび通信データの履歴を
残す方式に関する。

〔概要〕

本発明は、マルチプロセッサシステムにおけるプロセッ
サ間通信において、 通信コードの最新のｎ個分を通信コード履歴メモリに履
歴として残すとともに、主記憶装置上の通信データバッ
ファを介して送受信される通信データの最新のｍ個分を
ＯｉＪ記通信データバッファにＢ歴として残すようにす
ることにより、各種デバンクおよび障害解析を簡単に行
えるようにしたものである。

〔従来の技術〕

第４図は従来のシステムの一例を示すブロック構成図で
、プロセッサ間通信はＣＰＵ（０）３２を送信側、ＣＰ
Ｕ（１）３３を受信側とし、通信データバッファ３１は
主記憶装置３４内で１回分の通信データ領域（４ＷＸ４
Ｂ）だけを有している。

ＣＰＵ（０）３２から通信コードのみ送信する場合は、
送信レジスタ２５から通信コードを送り、プロセッサ間
通信の送受信制御部２７および２８を介してＣＰｔＪ（
１）３３の受信レジスタ２９へ送る。ＣＰＵ（１＞３３
はこの通信コードを通信コード履歴メモリ３０へ、領域
３０１−３０２−３０３→３０４→３０１−の順に書き
込み履歴として残すようにする。

通信コードのみならず通信データも送信する必要のある
場合は、ＣＰＵ　（０）３２はいったんデータレジスタ
２１から主記憶装置３４上の通信データパンファ３１へ
通信データを送り、これらを格納しておく。その後、送
信レジスタ２５から送受信制御部２７および２８を介し
てＣＰＵ（１）３３の受信レジスタ２９へ通信コードを
送る。ＣＰＵ（１）３３は、通信コードを通信コード履
歴メモリ３０へ格納するとともに、先にＣＰＵ（０）３
２が格納しておいた通信データをデータレジスタ２２へ
読み出し、所定の処理を実行し、終了後ＣＰＵ（０）３
２に対しリプライ信号５３を送信レジスタ２６から送る
。

ＣＰＵ（１）３３からのリプライ信号５３待ちをして一
時処理を中断していたＣＰＵ（０）３２は、このリプラ
イ信号５３を受信することにより後続の処理を再び順次
実行する。

このような方式では、通信コードは最新４個分（ｎ＝４
）が履歴として残るが、通信データに関しては、通信デ
ータバッファ３１のアドレスポインタレジスフ２３およ
び２４が常に固定アドレスを示しているので、後続のプ
ロセッサ間通信が通信データバッファ３１を使用する場
合は、前のデータが書き換えられることになり、通信デ
ータは最新１個分のデータしかＢ歴として残らない。

〔発明が解決しようとする問題点〕

前述した従来の通信バッファ制御方式では、例えば障害
が発生したようなときに、プロセッサ間通信の履歴を調
べたい場合、１個分のデータしか残ってないことになる
ので、もしその前のデータに障害要因があるとしたなら
ば解析が困難になるばかりか、問題解決に多くの時間と
人手とがかかってしまう欠点があった。

本発明の目的は、前記の欠点を除去することに誹り、必
要な履歴データを残すことができ、障害時の問題解析を
簡単に行うことができる通信バッファ制御方式を提供す
ることにある。

〔問題点を解決するための手段〕

本発明は、複数のプロセッサおよび前記プロセッサ間で
送受信される通信データを格納する通信データバッファ
を有する主記憶装置を備えたマルチプロセッサシステム
における通信バッファ制御方式において、前記通信デー
タバッファは通信データｍ個分（ｍは自然数）の領域か
ら構成され、通信データを送信する側の前記プロセッサ
は、前記通信データバッファの書込みアドレスを更新す
る書込みアドレス更新手段を含み、通信データを受信す
る側の前記プロセンサは、受信した通信コードの最新ｎ
個分（ｎは自然数）だけを履歴として残す通信コード履
歴手段、当該通信が通信データを送受信する通信か否か
を判断する通信解釈手段、およびこの通信解釈手段によ
り通信データを送受信する通信であると判断されたとき
に通信データ１個分のアドレスを加算し前記通信データ
バッファの読出しアドレスを更新する読出しアドレス更
新手段を含むことを特徴とする。

〔作用〕

通信データバッファは通信データｍ個分（ｍは自然数）
の領域から構成され、通信データを送信する側のプロセ
ッサは書込みアドレス更新手段により更新された書込み
アドレスに基づき送信する通信データを前記通信データ
バッファに順に書き込む。そして、通信データを受信す
る側のプロセッサは、通信コードを順にｎ個の領域を有
する通信コード履歴メモリに書き込むとともに、通信解
釈手段により当該通信が通信データを含むか否かを判断
し、通信データを含むと判断されたときは読出しアドレ
ス更新手段の値を通信データ１個分加算しそのアドレス
値を有する前記通信データバッファから順次通信データ
を読み出す。

従って、通信コードは最新ｎ個分が前記通信コード履歴
メモリに履歴として残るとともに、通信データは最１ｍ
個分が前記通信データバッファにＨ歴として残ることに
なり、各種デパックおよび障害解析を簡単に行うことが
可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の〜・実施例を示すブＬト７り構成図で
ある。

本実施例は、二つのプロセッサとしてのＣＰＵ（中央処
理装置）（ＯＨ２およびＣＰＵ　（１）１３と、ＣＰＵ
（０）１２およびＣＰ’Ｕ（１）１３間とで送受信され
る通信データを格納する通信データバッファ１１を有す
る主記憶装置１４を備えたマルチプロセッサシステムに
おける通信バンファ制御方式において、 通信デ・〜タバッファ１１は（４Ｗｘ４Ｂ）のデータか
ら構成される通信データ４個分の領域から構成され、通
信データを送信する側のＣＰＵ　（０）１２は、通信デ
ータバッファ１１の書込みアドレスを更新する書込みア
ドレス更新手段としてのアドレスポインタレジスタ３お
よび加算器１日を含み、通信データを受信する側のＣＰ
ｔＪ（１）１３は、受信した通信コードの最新４個分だ
けを履歴として残す通信コード履歴手段としての通信コ
ード履歴メモリ１０、通信が通信デ′−りを送受信する
通信か否かを判断する通信解釈手段としてのデコーダ１
５、ならびにこのデコーダ１５により通信データを送受
信する通イｄであると判断されたときに通信データ１個
分を加算し通信データバッファ１１の読出しアドレスを
更新する読出しアドレス更新手段としてのアドレスポイ
ンタレジスタ４および加算器１７を含んでいる。なお、
１および２はデータレジスタ、５および６は送信レジス
タ、７および８はプロセッサ間通信の送受信制御部、９
は受信レジスタである。

本発明の特徴は、第１図において、通信データバッファ
１１に通信データ４個分の領域を設け、書込アドレス更
新手段としてのアドレスポインタレジスタ３および加算
器１６と、通信解釈手段としてのデコーダ１５と、読出
しアドレス更新手段としてのアドレスポインタレジスタ
４および加算器１７を設けたことにある。

次に本実施例の動作について、第２図および第３図を参
照して説明する。

ＣＰＵ（０）１２から通信データバッファ１１を介して
通信データを送る通信の場合、ＣＰＵ　（０）１２は、
“アドレスポインタレジスタ３の内容を１６加算し書込
みアドレス信号５１により、通信データバッファ１１の
書込みアドレスを更新しておいてから、そのアドレスが
示す主記憶装置１４上の領域にデータレジスタ１に保持
した通信データを格納する。

ＣＰＬｊ（０）１２は送信レジスタ５に保持した通信コ
ードをプロセッサ間通信の送受信制御部７を介してＣＰ
ＬＪ（１）１３に対して送る。通信コードは第３図に示
すように、通信元ＣＰＵ番号４１、通信先ＣＰＵ番号４
２および通信コマンド４３を有する。

ＣＰｔＪ（１）１３のプロセンサ間通信の送受信制御部
８は、受信した通信コードの通信先ＣＰＩＪ団号４１が
自ＣＰ　ＬＪのＣＰ　Ｕ番号と一致するときのみ通信コ
ードを受けとり、一致しないときは無視する。

通信コードを受けとったＣＰＵ（１）１３は、これを受
信レジスタ９および通信コード履歴メモリ１０へ領域１
０１−＋１０２→１０３→１０４−１０１→　の順に格
納する。受信レジスタ１９に格納された通信コードはデ
コーダ１５により解読され、出力されるデコーダ出力信
号５４により通信データバンファ１１に必要な通信デー
タが格納されていると判断されると、アドレスポインタ
レジスタ４の内容を１６加算し、読出しアドレス信号５
２を出力し、更新された読出しアドレスが示す主記憶装
置１４上の通信データを読み出しデータレジスタ２へ格
納する。通信コードを解読した結果、過信データバッフ
ァ１１の通信データを必要としない通信と判断されると
、アドレスポインタレジスタ４の内容は更新せず、通信
コードのみを通信コード履歴メモ１月Ｏに格納する。

ＣＰＵ（１）１３は、通信データバッファ１１から読み
出した通信データと通信コードを基に、所定の通信受信
処理を実行し、終了後ＣＰＵ　（０）　１２に対し受信
処理完了を示す通信コードであるリプライ信号５３を送
信レジスタ６から送受信制御部８を介してＣＰＵ（０）
１２へ送る。ＣＰｔＪ　（１）　１３からのリプライ信
号５３待ちをして一時処理を中断していたＣＰＵ　（０
）１２は、このリプライ信号５３を受信することにより
後続の処理を再び順次実行する。

第２図にアドレスポインタレジスタ３および４の詳細回
路の一例を示す。アドレスポインタレジスタ３および４
の下位６ビツトに１６を加算する加算器１６および１７
をそれぞれ設け、それ以外の上位ビットは固定にしてお
く。加算器１６および１７の桁上げは無視する。この回
路構成によりアドレスポインタレジスタ３および４が示
すアドレスは、第１図の主記憶装置１４上の通信データ
バッファ１１の四つの通信データ領域１１１→１１２−
１１３→１１４−１１１→１１２→　の順にサイクリッ
クなアドレスとなる。ＣＰＵ（１）１３は受信した通信
コードをデコーダ１５により解読し、このデコーダ出力
信号５４により通信バンファ１１を利用する通信のとき
のみアドレスポインタレジスタ４の内容を更新する。

以上のような方法により、通信のたびに最新の４個の通
信コードが履歴として残り、通信バッファを利用する通
信のたびに最新の４個の通信データを履歴として残すこ
とができる。

なお、前述の実施例においては、通信データバッファの
領域数ｍおよび通信コード履歴メモリの領域数ｎをｍ＝
ｎ＝４としたけれども、これは−船釣にはｍ個（自然数
）、ｎ個（自然数）であり、通信データのサイズも任意
である。

〔発明の効果〕

以上説明したように、本発明は、プロセッサ間通信が主
記憶装置ヒの通信データバッファを必要とするときは、
通信コードを通信コード履歴メモリにＢ’Ｈとして残す
とともに、通信データバッファを示すアドレスポインタ
レジスタを制御して効率よく最新のｍ個分の通信データ
を主記１．α装置上の通信データバッファにＢ歴として
残し、また通信データバッファを必要としないときは、
通信コードのみを通信コード履歴メモリに履歴として残
す。これにより各種デバッ７りおよび障害解析において
多くの時間と人手を要した問題等も通信コードおよび通
信データがそれぞれ最新のｎ個分、ｍ個分が効率よ＜履
歴として残っているので、その問題解決の有効な手段の
一つとなり簡単に問題を解決できる効果がある。

【図面の簡単な説明】

第１図は本発明の＝一実施例を示すブロック構成図。 第２図はそのアドレスポインタレジスタの詳細を示す回
路図。 第３図はその通信コードの詳細を示す説明図。 第４図は従来例を示すブロック構成図。 １．２．２１．２２・・・データレジスタ、３．４．２
３．２４・・・アドレスポインタレジスタ、５．６．２
５．２６・・・送信レジスタ、７．８．２７ｑ２８・・
・送受信制御部、９．２９・・・受信レジスタ、１０．
３０・・・通信コード履歴メモリ、１１．３１・・・通
信データバッファ、１２．３２・・・ＣＰＵ　（０）　
、１３．３３−ＣＰ　Ｕ　（１）　、１４．３４−・・
主記憶装置、■訃・・デコーダ、１６．１７・・・加算
器、４１・・・通信元ＣＰＵ番号、４２山通信先ＣＰＵ
番号、４３・・・Ｊ（Ｗ　コ７ンド、５１・・・書込み
アドレス４８　号、５２・・・読出しアドレス信号、５
３・・・リプライ信号、５４・・・デコーダ出力信号。

Claims (1)

1. 【特許請求の範囲】 １、複数のプロセッサ（１２、１３）および前記プロセ
   ッサ間で送受信される通信データを格納する通信データ
   バッファ（１１）を有する主記憶装置（１４）を備えた
   マルチプロセッサシステムにおける通信バッファ制御方
   式において、 前記通信データバッファは通信データｍ個分（ｍは自然
   数）の領域から構成され、 通信データを送信する側の前記プロセッサ（１２）は、
   前記通信データバッファの書込みアドレスを更新する書
   込みアドレス更新手段（３、１６）を含み、 通信データを受信する側の前記プロセッサ（１３）は、
   受信した通信コードの最新ｎ個分（ｎは自然数）だけを
   履歴として残す通信コード履歴手段（１０）、当該通信
   が通信データを送受信する通信か否かを判断する通信解
   釈手段（１５）、およびこの通信解釈手段により通信デ
   ータを送受信する通信であると判断されたときに通信デ
   ータ１個分のアドレスを加算し前記通信データバッファ
   の読出しアドレスを更新する読出しアドレス更新手段（
   ４、１７）を含む ことを特徴とする通信バッファ制御方式。