JPH04163664A - 分散メモリ型の並列計算機システム - Google Patents
分散メモリ型の並列計算機システムInfo
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- JPH04163664A JPH04163664A JP2291159A JP29115990A JPH04163664A JP H04163664 A JPH04163664 A JP H04163664A JP 2291159 A JP2291159 A JP 2291159A JP 29115990 A JP29115990 A JP 29115990A JP H04163664 A JPH04163664 A JP H04163664A
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- 238000013500 data storage Methods 0.000 claims abstract description 10
- 238000012544 monitoring process Methods 0.000 claims abstract description 8
- 238000004364 calculation method Methods 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Landscapes
- Advance Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[目次コ
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
発明の効果
[概要]
分散メモリ型の並列計算機システムに関するものであり
、 データ受信側となるプロセッシングエレメントのオーバ
ーヘッドを減少できるシステムの提供を目的とし、 同一のネットワークに複数のプロセッシングエレメント
が接続され、 各プロセッシングエレメントは、他のプロセッシングユ
ニットが送出したデータをネットワークから取り込むデ
ータ取込手段と、 取り込まれたデータが格納されるデータ格納手段と、 取り込まれたデータの格納完了を該データの格納アドレ
スにより監視する格納完了監視手段と、取り込まれたデ
ータの格納完了が確認されたときに該データを用いた演
算を開始するデータ演算手段と、 を有する、ことにより構成され、 あるいは、 上記の構成に、データ格納手段とデータ演算手段との間
に挿入されたバッファと、 該バッファの内容をデータの取り込み時に消去制御する
手段と、 が設けられて構成されている。
、 データ受信側となるプロセッシングエレメントのオーバ
ーヘッドを減少できるシステムの提供を目的とし、 同一のネットワークに複数のプロセッシングエレメント
が接続され、 各プロセッシングエレメントは、他のプロセッシングユ
ニットが送出したデータをネットワークから取り込むデ
ータ取込手段と、 取り込まれたデータが格納されるデータ格納手段と、 取り込まれたデータの格納完了を該データの格納アドレ
スにより監視する格納完了監視手段と、取り込まれたデ
ータの格納完了が確認されたときに該データを用いた演
算を開始するデータ演算手段と、 を有する、ことにより構成され、 あるいは、 上記の構成に、データ格納手段とデータ演算手段との間
に挿入されたバッファと、 該バッファの内容をデータの取り込み時に消去制御する
手段と、 が設けられて構成されている。
[産業上の利用分野]
本発明は、分散メモリ型の並列計算機システムに関する
。
。
この種の計算機システムにおいては、同一のネットワー
クに複数のプロセッシングエレメントが接続され、並列
演算に必要なデータがネットワークを介してプロセッシ
ングエレメント間で通信される。
クに複数のプロセッシングエレメントが接続され、並列
演算に必要なデータがネットワークを介してプロセッシ
ングエレメント間で通信される。
[従来の技術]
各プロセッシングエレメントでは、必要なデータを他の
プロセッシングエレメントから受信したことを確認して
から、そのデータを用いた演算が開始される。
プロセッシングエレメントから受信したことを確認して
から、そのデータを用いた演算が開始される。
従来においては、送信元のプロセッシングエレメントか
ら送信先のプロセッシングエレメントへデータ送信の完
了が割り込みにより通知されていた。
ら送信先のプロセッシングエレメントへデータ送信の完
了が割り込みにより通知されていた。
[発明が解決しようとする課題]
したがって、データ受信側となるプロセッシングエレメ
ントのオーバーヘッドが増加し、その結果、システムの
処理速度が低下する。
ントのオーバーヘッドが増加し、その結果、システムの
処理速度が低下する。
本発明は上記従来の事情に鑑みてなされたものであり、
その目的は、データ受信側となるプロセッシングエレメ
ントのオーバーヘッドを減少できるシステムを提供する
ことにある。
その目的は、データ受信側となるプロセッシングエレメ
ントのオーバーヘッドを減少できるシステムを提供する
ことにある。
[課題を解決するための手段]
上記目的を達成するために、本発明にががるシステムは
第1図のように構成されている。
第1図のように構成されている。
同図において、ネットワーク10には複数のプロセッシ
ングエレメント12−1.12−2・拳・12−1が接
続されており、プロセッシングエレメント12−1.1
2−2・・・12−1には、データ取込手段14.デー
タ格納手段16.格納完了監視手段18が各々設けられ
ている。
ングエレメント12−1.12−2・拳・12−1が接
続されており、プロセッシングエレメント12−1.1
2−2・・・12−1には、データ取込手段14.デー
タ格納手段16.格納完了監視手段18が各々設けられ
ている。
それらのデータ取込手段14では、他のプロセッシング
ユニット12−1.12−2・・・12−1から送出さ
れたデータがネットワーク10より取り込まれる。
ユニット12−1.12−2・・・12−1から送出さ
れたデータがネットワーク10より取り込まれる。
このデータ取込手段14で取り込まれたデータはデータ
格納手段16に格納され、取込データの格納完了が格納
完了監視手段18において監視される。
格納手段16に格納され、取込データの格納完了が格納
完了監視手段18において監視される。
そして、取り込まれたデータの格納完了が格納完了監視
手段18で確認されると、該データを用いた演算がデー
タ演算手段20において開始される。
手段18で確認されると、該データを用いた演算がデー
タ演算手段20において開始される。
また、バッファがデータ格納手段16とデータ演算手段
20との間に挿入されており、該データの内容はデータ
の取り込み時に消去制御される。
20との間に挿入されており、該データの内容はデータ
の取り込み時に消去制御される。
[作用]
本発明では、演算に必要なデータの受信完了が監視され
、その受信完了が確認されることにより、受信データを
用いた演算が開始される。
、その受信完了が確認されることにより、受信データを
用いた演算が開始される。
したがって、このときに割り込みのオーバーヘッドが生
ずることはない。
ずることはない。
なお、キャッシュなどのバッファがデータ格納手段16
とデータ演算手段20との間に設けられていた場合には
、受信中のデータとバッファのデータとが一致するとは
限らないので、該当のバッファ内容を消去する制御によ
り、誤演算を回避することが好ましい。
とデータ演算手段20との間に設けられていた場合には
、受信中のデータとバッファのデータとが一致するとは
限らないので、該当のバッファ内容を消去する制御によ
り、誤演算を回避することが好ましい。
さらに、通常のデータ転送時ではこの制御が不要となる
ので、制御禁止を転送データにより指示しくこれを内容
とする情報をデータ内に挿入して指示する)、その制御
の禁止で処理速度の低下を回避することが好適である。
ので、制御禁止を転送データにより指示しくこれを内容
とする情報をデータ内に挿入して指示する)、その制御
の禁止で処理速度の低下を回避することが好適である。
[実施例]
以下、図面に基づいて本発明にかかるシステムの好適な
実施例を説明する。
実施例を説明する。
第2図にはシステムの全体構成が示されており、ネット
ワーク10に複数のプロセッシングエレメント12−1
.12−2・拳012−1が接続されている。
ワーク10に複数のプロセッシングエレメント12−1
.12−2・拳012−1が接続されている。
第3図においては、各プロセッシングニレメン)12−
1.12−2−・・12−1の構成が示されており、そ
れらのプロセッシングエレメント12−1.12−2@
−・12−1には転送制御回路30. メモリ32.
CPU54が各々設けられている。
1.12−2−・・12−1の構成が示されており、そ
れらのプロセッシングエレメント12−1.12−2@
−・12−1には転送制御回路30. メモリ32.
CPU54が各々設けられている。
そして、CPU34には演算回路36.命令制御回路3
8とともに、バッファ40(メモリキャッシュ)も設け
られており、バッファ40を介してメモリ32のデータ
が読み出される。
8とともに、バッファ40(メモリキャッシュ)も設け
られており、バッファ40を介してメモリ32のデータ
が読み出される。
このメモリ32のアクセスはメモリアクセス制御回路4
2により制御されており、他のプロセッシングエレメン
ト12−1.12−2・・・12−iが送出して転送制
御回路30がネットワーク10から受は取ったデータも
メモリアクセス制御回路42により制御されてメモリ3
2へ書き込まれる。
2により制御されており、他のプロセッシングエレメン
ト12−1.12−2・・・12−iが送出して転送制
御回路30がネットワーク10から受は取ったデータも
メモリアクセス制御回路42により制御されてメモリ3
2へ書き込まれる。
第4図にはプロセッシングエレメント12−1゜12−
2・・・12−1が送出するパケットデータの構成が示
されており、パケットのヘッダ内にはアクセス逐次化要
求フラグを格納するフィールドが設けられている。
2・・・12−1が送出するパケットデータの構成が示
されており、パケットのヘッダ内にはアクセス逐次化要
求フラグを格納するフィールドが設けられている。
そのフラグは通常のデータ転送時にはOFFされており
、受信データを使用した演算がCPU34で行われると
きにのみ、送信側で予めONされる。
、受信データを使用した演算がCPU34で行われると
きにのみ、送信側で予めONされる。
第5図にはメモリ32へ書き込まれるバケットデータが
示されており、第6図にはその書込み前のメモリデータ
が示されている。
示されており、第6図にはその書込み前のメモリデータ
が示されている。
第7図では転送制御回路30の作用がフローチャートで
説明されており、前述した第5図のデータDO〜D n
−1を転送制御回路30がネットワーク10から受信す
ると、データDO〜Dn−2がメモリ32のアドレス領
域AO〜A n−2に格納される(ステップ700)。
説明されており、前述した第5図のデータDO〜D n
−1を転送制御回路30がネットワーク10から受信す
ると、データDO〜Dn−2がメモリ32のアドレス領
域AO〜A n−2に格納される(ステップ700)。
そして、前述した第4図のアクセス逐次化要求フラグが
検査され(ステップ702)、このフラグがOFFされ
ていたときには、最後のデータDn−1が末尾のアドレ
スAn−1に格納される(ステップ706)。
検査され(ステップ702)、このフラグがOFFされ
ていたときには、最後のデータDn−1が末尾のアドレ
スAn−1に格納される(ステップ706)。
また、アクセス逐次化要求フラグがONされていたとき
には、バッファ無効化保留信号がOFFされてから、最
後のデータD n−1が末尾のアドレスA n−1に格
納される(ステップ706)。
には、バッファ無効化保留信号がOFFされてから、最
後のデータD n−1が末尾のアドレスA n−1に格
納される(ステップ706)。
この保留信号は、第3図のバッファ無効化信号キュー記
憶回路44 (F I FO)から与えられており、同
図のバッファ一致制御情報認識回路46からバッファ無
効化信号キュー記憶回路44に供給された全てのバッフ
ァ無効化信号がCPU34へ送出されてバッファ4oの
各該当ブロックが無効化されたときに、OFFされる。
憶回路44 (F I FO)から与えられており、同
図のバッファ一致制御情報認識回路46からバッファ無
効化信号キュー記憶回路44に供給された全てのバッフ
ァ無効化信号がCPU34へ送出されてバッファ4oの
各該当ブロックが無効化されたときに、OFFされる。
そのバッファ無効化信号は受信データDO−Dn−2が
メモリ32へ書き込まれることにより、このデータ領域
と対応したバッファブロックの内容が不一致となるとき
(その際にCPU34がバッファ40からブロックデー
タを読み込むと、演算結果に誤りを生ずる)に、バッフ
ァ一致制御情報認識回路46から出力される。
メモリ32へ書き込まれることにより、このデータ領域
と対応したバッファブロックの内容が不一致となるとき
(その際にCPU34がバッファ40からブロックデー
タを読み込むと、演算結果に誤りを生ずる)に、バッフ
ァ一致制御情報認識回路46から出力される。
以上のように、転送制御回路30がネットワーク10か
ら受信したデータ中のアクセス逐次化要求フラグがOF
Fの場合(通常のデータ転送時)には、受信データDO
”Dn−1が直ちにメモリ32へ書き込まれる。
ら受信したデータ中のアクセス逐次化要求フラグがOF
Fの場合(通常のデータ転送時)には、受信データDO
”Dn−1が直ちにメモリ32へ書き込まれる。
また、アクセス逐次化要求フラグがONの場合(受信デ
ータを使用した演算がCPU34で行われる)には、該
当のバッファブロックが無効化されてから、最後の受信
データDn−1がメモリ32へ書き込まれる。
ータを使用した演算がCPU34で行われる)には、該
当のバッファブロックが無効化されてから、最後の受信
データDn−1がメモリ32へ書き込まれる。
第8図ではCPU34の作用がフローチャートで説明さ
れており、最後のデータDn−1がメモリ32に格納さ
れると(ステップ800でYES)、受信データDO〜
Dn−1を用いた演算が開始される(ステップ802・
・・)。
れており、最後のデータDn−1がメモリ32に格納さ
れると(ステップ800でYES)、受信データDO〜
Dn−1を用いた演算が開始される(ステップ802・
・・)。
このように、演算に必要なデータの受信完了が監視され
、その受信完了の確認により、受信データを用いた演算
が開始されるので、本実施例によれば、割り込みによる
オーバーヘッドが生ずることはなり、シたがって、シス
テムの処理速度を高めることが可能となる。
、その受信完了の確認により、受信データを用いた演算
が開始されるので、本実施例によれば、割り込みによる
オーバーヘッドが生ずることはなり、シたがって、シス
テムの処理速度を高めることが可能となる。
また、受信データとバッファデータとの不一致をバッフ
ァブロックの無効化制御により回避できるので、常に誤
りのない演算結果を得ることが可能となる。
ァブロックの無効化制御により回避できるので、常に誤
りのない演算結果を得ることが可能となる。
さらに、通常のデータ転送時ではこの制御が行われない
ので、処理速度の低下を回避することも可能となる。
ので、処理速度の低下を回避することも可能となる。
[発明の効果コ
以上説明したように本発明によれば、演算に必要なデー
タの受信完了が確認されることにより、受信データを用
いた演算が開始されるので、割り込みによるオーバーヘ
ッドが生ずることはなく、したがって、システムの処理
速度を高めることが可能となる。
タの受信完了が確認されることにより、受信データを用
いた演算が開始されるので、割り込みによるオーバーヘ
ッドが生ずることはなく、したがって、システムの処理
速度を高めることが可能となる。
第1図は発明の原理説明図、
第2図はシステムの全体構成説明図、
第3図はプロセッシングエレメントの構成説明図、
第4図は転送データの構成説明図、
第5図はメモリに書き込まれるデータの説明図、第6図
は書込み前のメモリデータ説明図、第7図は転送制御回
路の作用説明図、 第8図はCPUの作用説明図、 である。 lO・・・ネットワーク 12−1.12−2・・・12−i@惨・プロセッシン
グエレメント 30・・拳転送制御回路 32拳・・メモリ 34@・・CPU 36・・・演算回路 38・・・命令制御回路 40・拳・バッファ 42・・・メモリアクセス制御回路 44@番・バッファ無効化信号キュー記憶回路46・會
・バッファ一致制御情報認識回路第3図 第4図 メモリへ書込すれるデータの説明国 策5図 第6し」 5f与8レク
は書込み前のメモリデータ説明図、第7図は転送制御回
路の作用説明図、 第8図はCPUの作用説明図、 である。 lO・・・ネットワーク 12−1.12−2・・・12−i@惨・プロセッシン
グエレメント 30・・拳転送制御回路 32拳・・メモリ 34@・・CPU 36・・・演算回路 38・・・命令制御回路 40・拳・バッファ 42・・・メモリアクセス制御回路 44@番・バッファ無効化信号キュー記憶回路46・會
・バッファ一致制御情報認識回路第3図 第4図 メモリへ書込すれるデータの説明国 策5図 第6し」 5f与8レク
Claims (2)
- (1)、 同一のネットワーク(10)に複数のプロセッシングエ
レメント(12−1、12−2・・・12−i)が接続
され、 各プロセッシングエレメント(12−1、12−2・・
・12−i)は、 他のプロセッシングエレメント(12−1、12−2・
・・12−i)が送出したデータをネットワーク(10
)から取り込むデータ取込手段(14)と、 取り込まれたデータが格納されるデータ格納手段(16
)と、 取り込まれたデータの格納完了を該データの格納アドレ
スにより監視する格納完了監視手段(18)と、 取り込まれたデータの格納完了が確認されたときに該デ
ータを用いた演算を開始するデータ演算手段(20)と
、 を有する、ことを特徴とする分散メモリ型の並列計算機
システム。 - (2)、 データ格納手段(16)とデータ演算手段(20)との
間に挿入されたバッファと、該バッファの内容をデータ
の取り込み時に消去制御する手段と、が設けられた、 ことを特徴とする請求項(1)記載の分散メモリ型の並
列計算機システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2291159A JPH04163664A (ja) | 1990-10-29 | 1990-10-29 | 分散メモリ型の並列計算機システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2291159A JPH04163664A (ja) | 1990-10-29 | 1990-10-29 | 分散メモリ型の並列計算機システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04163664A true JPH04163664A (ja) | 1992-06-09 |
Family
ID=17765212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2291159A Pending JPH04163664A (ja) | 1990-10-29 | 1990-10-29 | 分散メモリ型の並列計算機システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04163664A (ja) |
-
1990
- 1990-10-29 JP JP2291159A patent/JPH04163664A/ja active Pending
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