JPH04163664A - 分散メモリ型の並列計算機システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次コ 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 ［概要］ 分散メモリ型の並列計算機システムに関するものであり
、 データ受信側となるプロセッシングエレメントのオーバ
ーヘッドを減少できるシステムの提供を目的とし、 同一のネットワークに複数のプロセッシングエレメント
が接続され、 各プロセッシングエレメントは、他のプロセッシングユ
ニットが送出したデータをネットワークから取り込むデ
ータ取込手段と、 取り込まれたデータが格納されるデータ格納手段と、 取り込まれたデータの格納完了を該データの格納アドレ
スにより監視する格納完了監視手段と、取り込まれたデ
ータの格納完了が確認されたときに該データを用いた演
算を開始するデータ演算手段と、 を有する、ことにより構成され、 あるいは、 上記の構成に、データ格納手段とデータ演算手段との間
に挿入されたバッファと、 該バッファの内容をデータの取り込み時に消去制御する
手段と、 が設けられて構成されている。

［産業上の利用分野］ 本発明は、分散メモリ型の並列計算機システムに関する
。

この種の計算機システムにおいては、同一のネットワー
クに複数のプロセッシングエレメントが接続され、並列
演算に必要なデータがネットワークを介してプロセッシ
ングエレメント間で通信される。

［従来の技術］ 各プロセッシングエレメントでは、必要なデータを他の
プロセッシングエレメントから受信したことを確認して
から、そのデータを用いた演算が開始される。

従来においては、送信元のプロセッシングエレメントか
ら送信先のプロセッシングエレメントへデータ送信の完
了が割り込みにより通知されていた。

［発明が解決しようとする課題］ したがって、データ受信側となるプロセッシングエレメ
ントのオーバーヘッドが増加し、その結果、システムの
処理速度が低下する。

本発明は上記従来の事情に鑑みてなされたものであり、
その目的は、データ受信側となるプロセッシングエレメ
ントのオーバーヘッドを減少できるシステムを提供する
ことにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明にががるシステムは
第１図のように構成されている。

同図において、ネットワーク１０には複数のプロセッシ
ングエレメント１２−１．１２−２・拳・１２−１が接
続されており、プロセッシングエレメント１２−１．１
２−２・・・１２−１には、データ取込手段１４．デー
タ格納手段１６．格納完了監視手段１８が各々設けられ
ている。

それらのデータ取込手段１４では、他のプロセッシング
ユニット１２−１．１２−２・・・１２−１から送出さ
れたデータがネットワーク１０より取り込まれる。

このデータ取込手段１４で取り込まれたデータはデータ
格納手段１６に格納され、取込データの格納完了が格納
完了監視手段１８において監視される。

そして、取り込まれたデータの格納完了が格納完了監視
手段１８で確認されると、該データを用いた演算がデー
タ演算手段２０において開始される。

また、バッファがデータ格納手段１６とデータ演算手段
２０との間に挿入されており、該データの内容はデータ
の取り込み時に消去制御される。

［作用］ 本発明では、演算に必要なデータの受信完了が監視され
、その受信完了が確認されることにより、受信データを
用いた演算が開始される。

したがって、このときに割り込みのオーバーヘッドが生
ずることはない。

なお、キャッシュなどのバッファがデータ格納手段１６
とデータ演算手段２０との間に設けられていた場合には
、受信中のデータとバッファのデータとが一致するとは
限らないので、該当のバッファ内容を消去する制御によ
り、誤演算を回避することが好ましい。

さらに、通常のデータ転送時ではこの制御が不要となる
ので、制御禁止を転送データにより指示しくこれを内容
とする情報をデータ内に挿入して指示する）、その制御
の禁止で処理速度の低下を回避することが好適である。

［実施例］ 以下、図面に基づいて本発明にかかるシステムの好適な
実施例を説明する。

第２図にはシステムの全体構成が示されており、ネット
ワーク１０に複数のプロセッシングエレメント１２−１
．１２−２・拳０１２−１が接続されている。

第３図においては、各プロセッシングニレメン）１２−
１．１２−２−・・１２−１の構成が示されており、そ
れらのプロセッシングエレメント１２−１．１２−２＠
−・１２−１には転送制御回路３０．　　メモリ３２．
ＣＰＵ５４が各々設けられている。

そして、ＣＰＵ３４には演算回路３６．命令制御回路３
８とともに、バッファ４０（メモリキャッシュ）も設け
られており、バッファ４０を介してメモリ３２のデータ
が読み出される。

このメモリ３２のアクセスはメモリアクセス制御回路４
２により制御されており、他のプロセッシングエレメン
ト１２−１．１２−２・・・１２−ｉが送出して転送制
御回路３０がネットワーク１０から受は取ったデータも
メモリアクセス制御回路４２により制御されてメモリ３
２へ書き込まれる。

第４図にはプロセッシングエレメント１２−１゜１２−
２・・・１２−１が送出するパケットデータの構成が示
されており、パケットのヘッダ内にはアクセス逐次化要
求フラグを格納するフィールドが設けられている。

そのフラグは通常のデータ転送時にはＯＦＦされており
、受信データを使用した演算がＣＰＵ３４で行われると
きにのみ、送信側で予めＯＮされる。

第５図にはメモリ３２へ書き込まれるバケットデータが
示されており、第６図にはその書込み前のメモリデータ
が示されている。

第７図では転送制御回路３０の作用がフローチャートで
説明されており、前述した第５図のデータＤＯ〜Ｄ　ｎ
−１を転送制御回路３０がネットワーク１０から受信す
ると、データＤＯ〜Ｄｎ−２がメモリ３２のアドレス領
域ＡＯ〜Ａ　ｎ−２に格納される（ステップ７００）。

そして、前述した第４図のアクセス逐次化要求フラグが
検査され（ステップ７０２）、このフラグがＯＦＦされ
ていたときには、最後のデータＤｎ−１が末尾のアドレ
スＡｎ−１に格納される（ステップ７０６）。

また、アクセス逐次化要求フラグがＯＮされていたとき
には、バッファ無効化保留信号がＯＦＦされてから、最
後のデータＤ　ｎ−１が末尾のアドレスＡ　ｎ−１に格
納される（ステップ７０６）。

この保留信号は、第３図のバッファ無効化信号キュー記
憶回路４４　（Ｆ　Ｉ　ＦＯ）から与えられており、同
図のバッファ一致制御情報認識回路４６からバッファ無
効化信号キュー記憶回路４４に供給された全てのバッフ
ァ無効化信号がＣＰＵ３４へ送出されてバッファ４ｏの
各該当ブロックが無効化されたときに、ＯＦＦされる。

そのバッファ無効化信号は受信データＤＯ−Ｄｎ−２が
メモリ３２へ書き込まれることにより、このデータ領域
と対応したバッファブロックの内容が不一致となるとき
（その際にＣＰＵ３４がバッファ４０からブロックデー
タを読み込むと、演算結果に誤りを生ずる）に、バッフ
ァ一致制御情報認識回路４６から出力される。

以上のように、転送制御回路３０がネットワーク１０か
ら受信したデータ中のアクセス逐次化要求フラグがＯＦ
Ｆの場合（通常のデータ転送時）には、受信データＤＯ
”Ｄｎ−１が直ちにメモリ３２へ書き込まれる。

また、アクセス逐次化要求フラグがＯＮの場合（受信デ
ータを使用した演算がＣＰＵ３４で行われる）には、該
当のバッファブロックが無効化されてから、最後の受信
データＤｎ−１がメモリ３２へ書き込まれる。

第８図ではＣＰＵ３４の作用がフローチャートで説明さ
れており、最後のデータＤｎ−１がメモリ３２に格納さ
れると（ステップ８００でＹＥＳ）、受信データＤＯ〜
Ｄｎ−１を用いた演算が開始される（ステップ８０２・
・・）。

このように、演算に必要なデータの受信完了が監視され
、その受信完了の確認により、受信データを用いた演算
が開始されるので、本実施例によれば、割り込みによる
オーバーヘッドが生ずることはなり、シたがって、シス
テムの処理速度を高めることが可能となる。

また、受信データとバッファデータとの不一致をバッフ
ァブロックの無効化制御により回避できるので、常に誤
りのない演算結果を得ることが可能となる。

さらに、通常のデータ転送時ではこの制御が行われない
ので、処理速度の低下を回避することも可能となる。

［発明の効果コ 以上説明したように本発明によれば、演算に必要なデー
タの受信完了が確認されることにより、受信データを用
いた演算が開始されるので、割り込みによるオーバーヘ
ッドが生ずることはなく、したがって、システムの処理
速度を高めることが可能となる。

【図面の簡単な説明】

第１図は発明の原理説明図、 第２図はシステムの全体構成説明図、 第３図はプロセッシングエレメントの構成説明図、 第４図は転送データの構成説明図、 第５図はメモリに書き込まれるデータの説明図、第６図
は書込み前のメモリデータ説明図、第７図は転送制御回
路の作用説明図、 第８図はＣＰＵの作用説明図、 である。 ｌＯ・・・ネットワーク １２−１．１２−２・・・１２−ｉ＠惨・プロセッシン
グエレメント ３０・・拳転送制御回路 ３２拳・・メモリ ３４＠・・ＣＰＵ ３６・・・演算回路 ３８・・・命令制御回路 ４０・拳・バッファ ４２・・・メモリアクセス制御回路 ４４＠番・バッファ無効化信号キュー記憶回路４６・會
・バッファ一致制御情報認識回路第３図 第４図 メモリへ書込すれるデータの説明国 策５図 第６し」 ５ｆ与８レク

Claims (2)

【特許請求の範囲】
1. （１）、 同一のネットワーク（１０）に複数のプロセッシングエ
   レメント（１２−１、１２−２・・・１２−ｉ）が接続
   され、 各プロセッシングエレメント（１２−１、１２−２・・
   ・１２−ｉ）は、 他のプロセッシングエレメント（１２−１、１２−２・
   ・・１２−ｉ）が送出したデータをネットワーク（１０
   ）から取り込むデータ取込手段（１４）と、 取り込まれたデータが格納されるデータ格納手段（１６
   ）と、 取り込まれたデータの格納完了を該データの格納アドレ
   スにより監視する格納完了監視手段（１８）と、 取り込まれたデータの格納完了が確認されたときに該デ
   ータを用いた演算を開始するデータ演算手段（２０）と
   、 を有する、ことを特徴とする分散メモリ型の並列計算機
   システム。
2. （２）、 データ格納手段（１６）とデータ演算手段（２０）との
   間に挿入されたバッファと、該バッファの内容をデータ
   の取り込み時に消去制御する手段と、が設けられた、 ことを特徴とする請求項（１）記載の分散メモリ型の並
   列計算機システム。