JPH0195627A

JPH0195627A - 位相同期回路

Info

Publication number: JPH0195627A
Application number: JP62252591A
Authority: JP
Inventors: Mitsuru Masuda; 満増田
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1987-10-08
Filing date: 1987-10-08
Publication date: 1989-04-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は掃引及び定常位相誤差抑圧回路を含んだ位相同
期回路に関し、特に位相誤差を抑えかつ大きな掃引幅と
速い掃引を可能にした位相同期回路に関する。

〔従来の技術〕

従来の掃引及び定常位相誤差抑圧回路をデジタル回路で
構成した位相同期回路を第３図により説明する。可変周
波数発振器１よりの出力信号ＡＩと入力端子２よりの外
部入力信号Ａ２とを位相比較器３にて位相比較し、その
出力Ｂ１を低域フィルタ４に供給し、その出力Ｂ２にて
可変周波数発振器１を制御し、この可変周波数発振器１
より出力される出力端子５の信号と入力信号Ａ２とを位
相同期させる位相同期ループを基本回路構成としている
。そして、低域フィルタ４の出力Ｂ２が検出器６にてそ
の正負を識別され、デジタル信号Ｃ１として出力される
。（第４図参照）また、カウント用パルス発生器７より
パルス列りが可逆計数器８に供給され、検出器出力Ｃ１
により加算または減算されるようになっている。これに
より、位相同期ループに生じる定常位相誤差を抑圧する
機能を有する。この可逆計数器８のデジタルカウント出
力Ｃ２がデコーダ９に供給され、アナログ出力Ｃ３とな
る。

一方、低域フィルタ４と可変周波数発振器１の間に合成
器１０が挿入され、この合成回路１０にデコーダ９の出
力Ｃ３及び低域フィルタ４の出力Ｂ２の合成出力Ｅ１が
得られ、これが可変周波数発振器１を制御している。

また、同期検波器１１が検出器６に接続され、可変周波
数発振器ｌの出力Ａ１と入力信号Ａ２が同期し得ない場
合、同期検出器１１の出力Ｆにより検出器６の出力Ｃ１
が「０」又は「１」に固定され可逆計数器８が一方向に
計数を行い掃引回路となる。

〔発明が解決しようとする問題点〕

上述した従来の位相同期回路は、非同期時には掃引し、
同期時には定常位相誤差を抑圧する回路であるが、デコ
ーダ９の出力Ｃ３は第６図（ａ）に示すようにステップ
状であり、限られたビット数で掃引幅を大きくすればｌ
ステップの変化量が大きくなり、位相誤差を生じてしま
う。

これを防ぐためにカウント用パルス発生器の間隔を大き
くし、大きな時定数を持つ積分器を挿入すれば位相誤差
は抑圧される。例えば第５図に示すような積分器をデコ
ーダ９の出力に挿入すれば、第６図（ｂ）に示すように
そのステップ状出力はアナログ状の連続信号に変換され
る。しかしながら、この積分回路を含んだ位相同期ルー
プにおいては、速い掃引が不可能になるという問題があ
る。

本発明は、位相誤差の抑圧を図るとともに速い掃引を可
能とした位相同期回路を提供することを目的としている
。

〔問題点を解決するための手段〕

本発明の位相同期回路は、位相同期ループを構成する可
変周波数発振器の制御信号系に、異なる速度のパルスを
発生可能なカウント用パルス発生器と、このパルスのデ
コーダ出力に並列接続された大きな時定数の第１積分器
及び小さな時定数の第２積分器とを設けるとともに、同
期検出器により前記カウント用パルス発生器のパルス速
度切り換えと前記第１及び第２積分器の切り換えを行な
い、位相同期時にパルス速度を遅くして第１積分器に接
続し、非同期時にパルス速度を速くして第２積分器に接
続するように構成している。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例を示し、第３図と同一部分に
は同一符号を付しである。即ち、可変周波数発振器１よ
りの信号Ａ１と入力端子２よりの入力信号Ａ２とを位相
比較器３にて位相比較し、その出力Ｂ１を低域フィルタ
４に供給し、その低域フィルタ４の出力にて可変周波数
発振器ｌを制御してその出力端子５と入力端子２よりの
入力信号Ａ２とを位相同期させる位相同期ループを基本
回路構成とし、低速フィルタ４の出力Ｂ２が検出器６に
てその正負を識別され、デジタル信号Ｃ１として出力さ
れる。

一方、カウント用パルス発生器７よりパルス列りが可逆
計数器８に供給され、検出器出力Ｃ１により可逆計数器
８が加算又は減算されるようになっている。そして、こ
の可逆計数器８のデジタル出力Ｃ２がデコーダ９に供給
されてアナログ出力Ｃ３となり、このデコーダ９に出力
ｃ３と低域フィルタ４よりの信号Ｂ２とを合成器１ｏに
より合成し、可変周波数発振器１を制御する回路により
定常位相誤差を抑圧する機能を有する。

さらに、同期検出器１１により非同期時には検。

８器出力Ｃ１をｒ□、又は「１」に固定し、可逆計数器
８が一方向に計数を進めれば掃引回路となり引込み周波
数範囲は拡大される。

そして、ここでは同期検出器１１からの出力に応じて前
記カウント用パルス発生器７を制御してパルス列りの速
度を速くし、或いは遅くするように切替え可能に構成す
る。また、デコーダ９と合成器１０の間に大きな時定数
を有する第１積分器１２と小さな時定数を有する第２積
分器１３を並列に接続し、前記同期検出器１１の出力に
応じて切換器１４を制御してデコーダ９及び合成器１０
を第１積分器１２と第２積分器１３の何れか一方に切り
換えて接続させるように構成している。

以上の構成の位相同期回路によれば、第２図にタイムチ
ャートを示すように、位相同期時において、デコーダ９
の出力はステップ状であるが、同期検出器１１の出力に
よってカウント用パルス発生器７のパルス列りの速度を
遅くし、かつ切換器１４を動作させて第１積分器１２を
デコーダ９と合成器１０の間に接続することにより、デ
コーダ９のステップ状の出力は緩やかに変化される連続
信号となり、位相同期ループのステップ応答による位相
誤差は抑圧される。

また、非同期時つまり可逆計数器８が一方向に計数され
ている時には、ステップ応答に起因する位相誤差が発生
しても同期検出器１１による同期検出が可能であれば問
題ないため、同期検出器１１の出力によりカウント用パ
ルス発生器７のパルス列りを速くし、かつ同時に切換器
１４を介してデコーダ９及び合成器１０を第２積分器１
３に切換え接続することにより、デコーダ９のステップ
出力に追従した信号となり、掃引を迅速に行うことが可
能となる。

〔発明の効果］以上説明したように本発明は、同期検出器により可変周
波数発振器を制御するカウント用パルス発生器のパルス
速度切り換えと第１及び第２積分器の切り換えを行ない
、位相同期時にパルス速度を遅くして時定数の大きな第
１積分器に接続し、非同期時にパルス速度を速くして時
定数の小さな第２積分器に接続するように構成している
ので、位相同期時の定常位相誤差を抑圧すると共に、位
相非同期時においては大きな掃引幅と速い掃引を行うこ
とが可能となる。

【図面の簡単な説明】

第１図は本発明の位相同期回路のブロック図、第２図′
はその動作を示すタイムチャート図、第３図は従来の位
相同期回路のブロック図、第４図は検出器の動作を示す
タイムチャート図、第５図は積分器の回路図、第６図（
ａ）及び第６図（ｂ）は積分器を通す前及び後の信号波
形図である。１・・・可変周波数発生器、２・・・入力端子、３・・
・位相比較器、４・・・低域フィルタ、５・・・出力端
子、６・・・検出器、７・・・カウント用パルス発生器
、８・・・可逆計数器、９・・・デコーダ、１０・・・
合成器、１１・・・同期検出器、１２・・・第１積分器
、１３・・・第２積分器、１４・・・切換器。第４図第５図

Claims

【特許請求の範囲】

（１）可変周波数発振器、位相比較器及び低域フィルタ
を有する位相同期ループを備え、前記可変周波数発振器
の制御信号系に、異なる速度のパルスを発生可能なカウ
ント用パルス発生器と、このパルスのデコーダ出力に並
列接続された大きな時定数の第１積分器及び小さな時定
数の第２積分器とを設け、前記位相同期ループの位相同
期状態を検出する同期検出器により前記カウント用パル
ス発生器のパルス速度切り換えと前記第１及び第２積分
器の切り換えを行ない、位相同期時にパルス速度を遅く
して第１積分器に接続し、非同期時にパルス速度を速く
して第２積分器に接続するように構成したことを特徴と
する位相同期回路。