JPH0137765B2 - - Google Patents
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- JPH0137765B2 JPH0137765B2 JP59027626A JP2762684A JPH0137765B2 JP H0137765 B2 JPH0137765 B2 JP H0137765B2 JP 59027626 A JP59027626 A JP 59027626A JP 2762684 A JP2762684 A JP 2762684A JP H0137765 B2 JPH0137765 B2 JP H0137765B2
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- 238000000034 method Methods 0.000 claims description 7
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- 238000010586 diagram Methods 0.000 description 2
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- Push-Button Switches (AREA)
- Position Input By Displaying (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力装置の座標検出方法に関する。
〔従来技術〕
従来入力装置の座標検出方式には、入力方式に
応じて各種の方式があるが、特に透明導電性被膜
で形成した走査電極と検出電極とを有する２枚の
透明基板を相対して配置し、前記走査電極と前記
検出電極とによりマトリクス状の検出素群を有す
る透明スイツチパネルにおいては、走査電極に位
相が異なつて重なり合わないパルスを走査パルス
として加え、前記検出素を押すことにより、走査
電極と検出電極とを短絡せしめ、走査パルスが検
出電極に検出パルスとして出力され、検出電極に
接続された検出ICに検出パルスを入力すること
により、前記走査パルス及び前記検出パルスとか
ら座標を検出する手段をとる。しかし、前記透明
スイツチパネルは電極の材質上電極自身抵抗を持
ち、また電極間に容量を有することにより、検出
時において前記抵抗及び容量の時定数により前記
検出パルスになまりが生じ、誤検出を引き起こし
てしまい正常な座標検出が行なわれない欠点を有
している。 〔発明の目的〕 この発明の目的はこのように、検出パルスにな
まりが生じても誤検出を生じないような極めて容
易な入力装置の座標検出方式を提供するもので、
以下図面に基づいて詳細に説明する。 〔発明の構成〕 第１図はマイクロコンピユータを用いた本発明
の実施例である。 マイクロコンピユータ８は、CPU１、発振回
路２、ROM３、RAM４、Ｉ／Ｏ５から構成さ
れており、Ｉ／Ｏ５には透明スイツチパネル６が
接続されている。スイツチパネル６は、透明電極
性被膜で形成した走査電極と検出電極とを有する
２枚の基板を相対して配置し、走査電極と検出電
極とによりマトリクス状の検出素Sa〜Spを形成
している。Ｉ／Ｏ５の出力ポートPA1〜PA4は、
前記透明スイツチパネル６の走査電極X1〜X4に
接続され、Ｉ／Ｏ５の入力ポートPB1〜PB4は透
明スイツチパネル６の検出電極Y1〜Y4にプルダ
ウン抵抗７を介して接続されている。CPU１は
システムクロツクを発振回路２から供給し、アド
レスバス、データバスを介し、ROM３に書き込
まれているプログラムとRAM４により座標検出
のためのプログラムを実行演算処理し、コントロ
ールバスとデータバスによりＩ／Ｏ５に命令を与
え、Ｉ／Ｏ５の出力ポートPA1〜PA4に互いに位
相が異なつて重なり合わず、かつ走査パルスと走
査パルスとの間隔を検出パルスの電位がＩ／Ｏ５
のスレツシユホールド電圧以下となる時間より長
くなるような走査パルスを出力し、Ｉ／Ｏ５の
PA1〜PA4に結合されている透明スイツチパネル
６の走査電極X1〜X4に走査パルスを走査させる。
一方、検出電極Y1〜Y4はＩ／Ｏ５の入力ポート
PB1〜PB4にプルダウン抵抗７を付加して結合さ
れており、透明スイツチパネル６のマトリクスの
各交点に構成される検出素Sa〜Spが押されてい
ない時はＩ／Ｏ５の入力ポートPB1〜PB4は常に
プルダウン抵抗７によりLow Levelが加えられ
ている。 第２図は第１図に於いて、透明スイツチパネル
６の検出素SfのON状態及びOFF状態のタイミン
グチヤートであつて、波形Ａ〜ＤはＩ／Ｏ５の出
力ポートPA1〜PA4より出力される走査パルスで
あり、波形ＥはＹ電極Y2に出力される検出パル
スである。 波形Ａ〜Ｄは、透明スイツチパネル６のX1〜
X4に走査パルスとして印加され、検出素Sfが
OFF状態の場合、検出電極Y2での検出パルスＥ
は走査電極からの出力がなく、プルダウン抵抗７
によりLow Levelが加えられており、Low
Levelとなつている。次に、検出素Sfに於いて、
走査電極X2と検出電極1/2とが短絡状態となり、
走査電極X2の走査パルスＢが検出電極1/2に検出
パルスとして出力される。Ｉ／Ｏ５の入力ポート
PB2にこの検出パルスＥが入力され、スレツシユ
ホールド電圧を越えたかどうかによつて、入力を
有無を判断するものである。 ここでt1は走査パルスが出力ポートより出力さ
れた後、次の走査パルスが出力されるまでの時間
であり、t2は走査パルスのパルス幅であり、t3は
検出パルスＥを入力ポートで入力検出する検出タ
イミングINまでの間であり、t4は走査パルスの
出力が中止された後、次の走査パルスが出力され
るまでのマイクロコンピユータ８での演算処理に
要する時間であり、検出パルスＥに於ける一点鎖
線VTHはＩ／Ｏ５の電気的特性上個有のもので入
力ポートがHigh Levelと認識できる最低の電圧
を示すスレツシユホールド電圧VTHである。 第３図Ａ及び第３図Ｂは第１図を動作させるた
めのプログラムの一実施例のフローチヤートであ
る。 入力カーチンＮへ入ると先ずN1でキー入力カ
ーチンＭを呼び、ｘ座標をマイクロコンピユータ
８で演算処理する際、走査電極のX1をｘ座標と
して選択するためのバイアスをM1で与えM2でX1
に加える走査パルスＡのデータを与え、M3で走
査ルーチンＬを呼びX1の走査を行なう。走査ル
ーチンＬが呼び出されるとL1に於て出力ポート
PA1〜PA4に走査パルスが出力走査され走査電極
に加えられ、L2で入力ポートPB1〜PB4のスレツ
シユホールド電圧VTHを充分越えるまでの時間t3
を待ち合わせ、L3に於いて検出パルスを検出し、
L4によりHigh Levelとしてて出力ポートPA1か
ら出力されていた走査パルスをLow Levelに下
げ走査パルスの走査を中止し、L5で透明スイツ
チパネル６の検出素Sa〜Spが押されたかどうか
を判別し、押されていないと判別された時はキー
入力ルーチンＭのM4に復帰しM4以下を進める。
押されていると判別された時はL7で入力ポート
PB1〜PB4から検出された検出パルスによりｙ座
標をマイクロコンピユータ８で演算処理し、L8
でM1で与えられていたバイアスによりＸ座標を
マイクロコンピユータ８で演算処理しL9で、L8
及びL7で得られたｘ座標ｙ座標を元に透明スイ
ツチパネル６で押された検出素Sa〜Spの座標を
作成し、L10で入力ルーチンＮに復帰しN2以下を
進める。M4では走査電極のX2をｘ座標として選
択するためのバイアスを与え、M5においてX2に
加える走査パルスＢのデータを与えM6で再び走
査ルーチンＬを呼び出力ポートPA2を走査して検
出パルスを検出し、検出素が押されていない時は
キー入力ルーチンＭに復帰し上記と同様出力ポー
トPA3，PA4を走査、検出しM7で入力ルーチン
Ｎに復帰しN2以下を進める。N2ではマイクロコ
ンピユータ８で検出素Sa〜Spが押されたかどう
かを判別し、押されていなければN7にとび入力
ルーチンＮから抜け、図に載つていない他のルー
チンを演算した後、再び入力ルーチンＮに戻り、
検出素Sa〜Spが押れない限り上記を繰り返す。
一方、検出素Sa〜Spが押されると、走査ルーチ
ンＬにおいてL5で検出素Sa〜Spが押されたこと
を判別しL7に進み、入力ポートPB1〜PB4から検
出された検出パルスによりｙ座標をマイクロコン
ピユータ８で演算処理し、L8でキー入力ルーチ
ンで与えられたバイアスによりｘ座標をマイクロ
コンピユータ８で演算処理し、L9でL7及びL8で
得られたｘ座標、ｙ座標のもとに透明スイツチパ
ネル６で押された検出素Sa〜Spの座標を作成し、
L10で入力ルーチンＮに復帰しN2以下を進める。
N2で検出素Sa〜Spが押されていることがマイク
ロコンピユータ８で検出されるとN3においてチ
ヤタリングによる誤動作を防ぐための待ち合わせ
をし、N4で再びキー入力ルーチンＭを呼び出し、
押されている検出素Sa〜Spの確認検出をしてN5
で検出素が押されていることを確認すると、N6
で検出素Sa〜Spが初めて押されたのかどうかを
判別し、初めてでなければN3〜N6を繰り返し、
初めて押されたのであればN7により図に載つて
いない他のルーチンを演算実行し、再び入力ルー
チンＮを実行する。 ところで、検出素Sa〜Spを通り走査パルスが
検出パルスとして出力される際、走査電極X1〜
X4及び検出電極Y1〜Y4の持つ容量及び抵抗のた
め検出パルスにはなまりが生じる。例えば検出素
Sfを押した際の検出パルスＥは走査パルスＢに比
べ、走査電極検出電極の持つ容量及び抵抗のた
め、検出パルスＥの立上がりでなまつてしまいス
レツシユホールド電圧VTHを越すまでに時間がか
かるがスレツシユホールド電圧VTHを充分越える
待ち時間t3をプログラムL2で作り、スレツシユホ
ールド電圧VTHを充分越したタイミングINで入力
ポートPB1〜PB4に対してプログラムL3を実行し
検出を行なえば検出パルスＥの電圧レベルがスレ
ツシユホールドVTHを越えているためHigh Level
と見なされ、検出パルスＥのなまりに関係なく正
しい検出が行なわれる。また、検出をプログラム
L3で行なつた直後に走査パルスをプログラムL4
でLow Levelを下げることで走査を中止するた
め、次の走査パルスが出力されるまでの時間はマ
イクロコンピユータ８が演算処理する時間であつ
て、検出パルスがHigh Levelからスレツシユホ
ールド電圧VTH以下に下がるのに充分であるか
ら、検出パルスのHigh Levelに下がる波形がな
まつていても、次の走査パルスが出力されるまで
には検出パルスの波形はスレツシユホールド電圧
VTHに下がり次の走査パルスに対する検出パルス
の入力プログラムL3に影響を与えず誤検出がが
なくなり正しい検出がなされる。 第４図は本発明の実施例でゲート回路の構成に
よる。 クロツク発振回路１４で高速のクロツクパルス
が発振され、パルス発生回路９でカウンタとゲー
トの組み合わせ等により互いに位相が異なつて重
なり合わず、走査パルスとの間隔を検出パルス電
位がデコーダラツチ１３のスレツシユホールド電
圧以下になる時間より長く設定した走査パルスが
発生され、それぞれ透明スイツチパネル６の走査
電極x1〜x4に加られる。一方、透明スイツチパネ
ル６の検出電極Y1〜Y4はデコーダラツチ回路１
３にプルダウン抵抗７を付加して接続されてお
り、ゲート１０により検出パルスＥが、フリツプ
フロツプおよびゲート等から構成されるストロー
プ発生回路１１によりストロープパルスを発生さ
せ、これをクロツク発振回路１４のクロツクを用
いるタイマやゲート等に構成される遅延回路１２
より先のストローブパルスを遅延させデコーダラ
ツチ回路１３に加え、検出電極に出力された検出
パルスをこの遅延されたストローブパルスでラツ
チし、デコードしてデコーダラツチ回路１３の出
力ａ〜ｐに検出素Sa〜Spに１対１対応して出力
する。 第５図は前記実施例において、スイツチパネル
６の検出素SfのON状態及びOFF状態を示すタイ
ミングチヤートである。 検出素SfはONの間押されOFFの期間では検出
素は押されていないタイミングチヤートを示して
いる。Ｑはストローブパルスを遅延回路１２で遅
延されたストローブパルスのタイミングチヤート
であつて、t5は検出パルスβが、検出パルスβの
出力からデコーダラツチ回路１３の入力における
スレツシユホールド電圧VTHを充分越えるまでの
時間である。Ａ，Ｂ，Ｃ，Ｄはパルス発生回路９
により走査電極x1〜x4にそれぞれ加えられる走査
パルスであつて、ｆはストローブパルスＱにより
検出パルスβをデコーダラツチ回路１３によりラ
ツチしたデコーダラツチ回路１３の出力ｆの出力
波形である。 このようにストローブパルスを検出パルスにお
いてデコーダラツチ回路１３のスレツシユホール
ド電圧VTHを検出パルスβが充分越えた位置でデ
コーダラツチ回路１３に加えることで検出パルス
βはHigh Levelとしてラツチされ、正しい検出
が行なわれる。また、パルス発生回路９で各走査
パルスＡ〜Ｄのパルスとパルスの間隔を充分とる
ことにより、検出パルスβがHigh Levelから
Low Levelへ下がる時、このパルスのすそが次
の走査パルスにかかわらず正しい検出ができる。 〔発明の効果〕 以上説明したように、本発明によれば検出のタ
イミングを検出パルスがスレツシユホールド電圧
VTHレベルを越した時点にすることで波形のなま
りによる誤検出を防ぐことができるから、容易な
回路あるいはプログラム等により実現でき、容量
及び抵抗成分を持つスイツチに於て、誤動作をな
くし正しい入力検出が行なえる利点がある。
応じて各種の方式があるが、特に透明導電性被膜
で形成した走査電極と検出電極とを有する２枚の
透明基板を相対して配置し、前記走査電極と前記
検出電極とによりマトリクス状の検出素群を有す
る透明スイツチパネルにおいては、走査電極に位
相が異なつて重なり合わないパルスを走査パルス
として加え、前記検出素を押すことにより、走査
電極と検出電極とを短絡せしめ、走査パルスが検
出電極に検出パルスとして出力され、検出電極に
接続された検出ICに検出パルスを入力すること
により、前記走査パルス及び前記検出パルスとか
ら座標を検出する手段をとる。しかし、前記透明
スイツチパネルは電極の材質上電極自身抵抗を持
ち、また電極間に容量を有することにより、検出
時において前記抵抗及び容量の時定数により前記
検出パルスになまりが生じ、誤検出を引き起こし
てしまい正常な座標検出が行なわれない欠点を有
している。 〔発明の目的〕 この発明の目的はこのように、検出パルスにな
まりが生じても誤検出を生じないような極めて容
易な入力装置の座標検出方式を提供するもので、
以下図面に基づいて詳細に説明する。 〔発明の構成〕 第１図はマイクロコンピユータを用いた本発明
の実施例である。 マイクロコンピユータ８は、CPU１、発振回
路２、ROM３、RAM４、Ｉ／Ｏ５から構成さ
れており、Ｉ／Ｏ５には透明スイツチパネル６が
接続されている。スイツチパネル６は、透明電極
性被膜で形成した走査電極と検出電極とを有する
２枚の基板を相対して配置し、走査電極と検出電
極とによりマトリクス状の検出素Sa〜Spを形成
している。Ｉ／Ｏ５の出力ポートPA1〜PA4は、
前記透明スイツチパネル６の走査電極X1〜X4に
接続され、Ｉ／Ｏ５の入力ポートPB1〜PB4は透
明スイツチパネル６の検出電極Y1〜Y4にプルダ
ウン抵抗７を介して接続されている。CPU１は
システムクロツクを発振回路２から供給し、アド
レスバス、データバスを介し、ROM３に書き込
まれているプログラムとRAM４により座標検出
のためのプログラムを実行演算処理し、コントロ
ールバスとデータバスによりＩ／Ｏ５に命令を与
え、Ｉ／Ｏ５の出力ポートPA1〜PA4に互いに位
相が異なつて重なり合わず、かつ走査パルスと走
査パルスとの間隔を検出パルスの電位がＩ／Ｏ５
のスレツシユホールド電圧以下となる時間より長
くなるような走査パルスを出力し、Ｉ／Ｏ５の
PA1〜PA4に結合されている透明スイツチパネル
６の走査電極X1〜X4に走査パルスを走査させる。
一方、検出電極Y1〜Y4はＩ／Ｏ５の入力ポート
PB1〜PB4にプルダウン抵抗７を付加して結合さ
れており、透明スイツチパネル６のマトリクスの
各交点に構成される検出素Sa〜Spが押されてい
ない時はＩ／Ｏ５の入力ポートPB1〜PB4は常に
プルダウン抵抗７によりLow Levelが加えられ
ている。 第２図は第１図に於いて、透明スイツチパネル
６の検出素SfのON状態及びOFF状態のタイミン
グチヤートであつて、波形Ａ〜ＤはＩ／Ｏ５の出
力ポートPA1〜PA4より出力される走査パルスで
あり、波形ＥはＹ電極Y2に出力される検出パル
スである。 波形Ａ〜Ｄは、透明スイツチパネル６のX1〜
X4に走査パルスとして印加され、検出素Sfが
OFF状態の場合、検出電極Y2での検出パルスＥ
は走査電極からの出力がなく、プルダウン抵抗７
によりLow Levelが加えられており、Low
Levelとなつている。次に、検出素Sfに於いて、
走査電極X2と検出電極1/2とが短絡状態となり、
走査電極X2の走査パルスＢが検出電極1/2に検出
パルスとして出力される。Ｉ／Ｏ５の入力ポート
PB2にこの検出パルスＥが入力され、スレツシユ
ホールド電圧を越えたかどうかによつて、入力を
有無を判断するものである。 ここでt1は走査パルスが出力ポートより出力さ
れた後、次の走査パルスが出力されるまでの時間
であり、t2は走査パルスのパルス幅であり、t3は
検出パルスＥを入力ポートで入力検出する検出タ
イミングINまでの間であり、t4は走査パルスの
出力が中止された後、次の走査パルスが出力され
るまでのマイクロコンピユータ８での演算処理に
要する時間であり、検出パルスＥに於ける一点鎖
線VTHはＩ／Ｏ５の電気的特性上個有のもので入
力ポートがHigh Levelと認識できる最低の電圧
を示すスレツシユホールド電圧VTHである。 第３図Ａ及び第３図Ｂは第１図を動作させるた
めのプログラムの一実施例のフローチヤートであ
る。 入力カーチンＮへ入ると先ずN1でキー入力カ
ーチンＭを呼び、ｘ座標をマイクロコンピユータ
８で演算処理する際、走査電極のX1をｘ座標と
して選択するためのバイアスをM1で与えM2でX1
に加える走査パルスＡのデータを与え、M3で走
査ルーチンＬを呼びX1の走査を行なう。走査ル
ーチンＬが呼び出されるとL1に於て出力ポート
PA1〜PA4に走査パルスが出力走査され走査電極
に加えられ、L2で入力ポートPB1〜PB4のスレツ
シユホールド電圧VTHを充分越えるまでの時間t3
を待ち合わせ、L3に於いて検出パルスを検出し、
L4によりHigh Levelとしてて出力ポートPA1か
ら出力されていた走査パルスをLow Levelに下
げ走査パルスの走査を中止し、L5で透明スイツ
チパネル６の検出素Sa〜Spが押されたかどうか
を判別し、押されていないと判別された時はキー
入力ルーチンＭのM4に復帰しM4以下を進める。
押されていると判別された時はL7で入力ポート
PB1〜PB4から検出された検出パルスによりｙ座
標をマイクロコンピユータ８で演算処理し、L8
でM1で与えられていたバイアスによりＸ座標を
マイクロコンピユータ８で演算処理しL9で、L8
及びL7で得られたｘ座標ｙ座標を元に透明スイ
ツチパネル６で押された検出素Sa〜Spの座標を
作成し、L10で入力ルーチンＮに復帰しN2以下を
進める。M4では走査電極のX2をｘ座標として選
択するためのバイアスを与え、M5においてX2に
加える走査パルスＢのデータを与えM6で再び走
査ルーチンＬを呼び出力ポートPA2を走査して検
出パルスを検出し、検出素が押されていない時は
キー入力ルーチンＭに復帰し上記と同様出力ポー
トPA3，PA4を走査、検出しM7で入力ルーチン
Ｎに復帰しN2以下を進める。N2ではマイクロコ
ンピユータ８で検出素Sa〜Spが押されたかどう
かを判別し、押されていなければN7にとび入力
ルーチンＮから抜け、図に載つていない他のルー
チンを演算した後、再び入力ルーチンＮに戻り、
検出素Sa〜Spが押れない限り上記を繰り返す。
一方、検出素Sa〜Spが押されると、走査ルーチ
ンＬにおいてL5で検出素Sa〜Spが押されたこと
を判別しL7に進み、入力ポートPB1〜PB4から検
出された検出パルスによりｙ座標をマイクロコン
ピユータ８で演算処理し、L8でキー入力ルーチ
ンで与えられたバイアスによりｘ座標をマイクロ
コンピユータ８で演算処理し、L9でL7及びL8で
得られたｘ座標、ｙ座標のもとに透明スイツチパ
ネル６で押された検出素Sa〜Spの座標を作成し、
L10で入力ルーチンＮに復帰しN2以下を進める。
N2で検出素Sa〜Spが押されていることがマイク
ロコンピユータ８で検出されるとN3においてチ
ヤタリングによる誤動作を防ぐための待ち合わせ
をし、N4で再びキー入力ルーチンＭを呼び出し、
押されている検出素Sa〜Spの確認検出をしてN5
で検出素が押されていることを確認すると、N6
で検出素Sa〜Spが初めて押されたのかどうかを
判別し、初めてでなければN3〜N6を繰り返し、
初めて押されたのであればN7により図に載つて
いない他のルーチンを演算実行し、再び入力ルー
チンＮを実行する。 ところで、検出素Sa〜Spを通り走査パルスが
検出パルスとして出力される際、走査電極X1〜
X4及び検出電極Y1〜Y4の持つ容量及び抵抗のた
め検出パルスにはなまりが生じる。例えば検出素
Sfを押した際の検出パルスＥは走査パルスＢに比
べ、走査電極検出電極の持つ容量及び抵抗のた
め、検出パルスＥの立上がりでなまつてしまいス
レツシユホールド電圧VTHを越すまでに時間がか
かるがスレツシユホールド電圧VTHを充分越える
待ち時間t3をプログラムL2で作り、スレツシユホ
ールド電圧VTHを充分越したタイミングINで入力
ポートPB1〜PB4に対してプログラムL3を実行し
検出を行なえば検出パルスＥの電圧レベルがスレ
ツシユホールドVTHを越えているためHigh Level
と見なされ、検出パルスＥのなまりに関係なく正
しい検出が行なわれる。また、検出をプログラム
L3で行なつた直後に走査パルスをプログラムL4
でLow Levelを下げることで走査を中止するた
め、次の走査パルスが出力されるまでの時間はマ
イクロコンピユータ８が演算処理する時間であつ
て、検出パルスがHigh Levelからスレツシユホ
ールド電圧VTH以下に下がるのに充分であるか
ら、検出パルスのHigh Levelに下がる波形がな
まつていても、次の走査パルスが出力されるまで
には検出パルスの波形はスレツシユホールド電圧
VTHに下がり次の走査パルスに対する検出パルス
の入力プログラムL3に影響を与えず誤検出がが
なくなり正しい検出がなされる。 第４図は本発明の実施例でゲート回路の構成に
よる。 クロツク発振回路１４で高速のクロツクパルス
が発振され、パルス発生回路９でカウンタとゲー
トの組み合わせ等により互いに位相が異なつて重
なり合わず、走査パルスとの間隔を検出パルス電
位がデコーダラツチ１３のスレツシユホールド電
圧以下になる時間より長く設定した走査パルスが
発生され、それぞれ透明スイツチパネル６の走査
電極x1〜x4に加られる。一方、透明スイツチパネ
ル６の検出電極Y1〜Y4はデコーダラツチ回路１
３にプルダウン抵抗７を付加して接続されてお
り、ゲート１０により検出パルスＥが、フリツプ
フロツプおよびゲート等から構成されるストロー
プ発生回路１１によりストロープパルスを発生さ
せ、これをクロツク発振回路１４のクロツクを用
いるタイマやゲート等に構成される遅延回路１２
より先のストローブパルスを遅延させデコーダラ
ツチ回路１３に加え、検出電極に出力された検出
パルスをこの遅延されたストローブパルスでラツ
チし、デコードしてデコーダラツチ回路１３の出
力ａ〜ｐに検出素Sa〜Spに１対１対応して出力
する。 第５図は前記実施例において、スイツチパネル
６の検出素SfのON状態及びOFF状態を示すタイ
ミングチヤートである。 検出素SfはONの間押されOFFの期間では検出
素は押されていないタイミングチヤートを示して
いる。Ｑはストローブパルスを遅延回路１２で遅
延されたストローブパルスのタイミングチヤート
であつて、t5は検出パルスβが、検出パルスβの
出力からデコーダラツチ回路１３の入力における
スレツシユホールド電圧VTHを充分越えるまでの
時間である。Ａ，Ｂ，Ｃ，Ｄはパルス発生回路９
により走査電極x1〜x4にそれぞれ加えられる走査
パルスであつて、ｆはストローブパルスＱにより
検出パルスβをデコーダラツチ回路１３によりラ
ツチしたデコーダラツチ回路１３の出力ｆの出力
波形である。 このようにストローブパルスを検出パルスにお
いてデコーダラツチ回路１３のスレツシユホール
ド電圧VTHを検出パルスβが充分越えた位置でデ
コーダラツチ回路１３に加えることで検出パルス
βはHigh Levelとしてラツチされ、正しい検出
が行なわれる。また、パルス発生回路９で各走査
パルスＡ〜Ｄのパルスとパルスの間隔を充分とる
ことにより、検出パルスβがHigh Levelから
Low Levelへ下がる時、このパルスのすそが次
の走査パルスにかかわらず正しい検出ができる。 〔発明の効果〕 以上説明したように、本発明によれば検出のタ
イミングを検出パルスがスレツシユホールド電圧
VTHレベルを越した時点にすることで波形のなま
りによる誤検出を防ぐことができるから、容易な
回路あるいはプログラム等により実現でき、容量
及び抵抗成分を持つスイツチに於て、誤動作をな
くし正しい入力検出が行なえる利点がある。
第１図は本発明のマイクロコンピユータによる
一実施例のブロツク図、第２図は第１図における
本発明のタイミングチヤート、第３図Ａ及びＢは
第１図を本発明により動作させるためのフローチ
ヤート、第４図は本発明のゲート回路による一実
施例のブロツク図、第５図は本発明の第４図にお
けるタイミングチヤートである。 １……CPU、２……発振回路、３……ROM、
４……RAM、５……Ｉ／Ｏ、６……スイツチパ
ネル、７……プルダウン抵抗、８……マイクロコ
ンピユータ、９……パルス発生回路、１０……ゲ
ート、１１……ストローブ発生回路、１２……遅
延回路、１３……デコーダラツチ回路、１４……
クロツク発振回路、PA1〜PA4……出力ポート、
PB1〜PB4……入力ポート、Sa〜Sp……検出素、
x1〜x4……走査電極、Y1〜Y4……検出電極。
一実施例のブロツク図、第２図は第１図における
本発明のタイミングチヤート、第３図Ａ及びＢは
第１図を本発明により動作させるためのフローチ
ヤート、第４図は本発明のゲート回路による一実
施例のブロツク図、第５図は本発明の第４図にお
けるタイミングチヤートである。 １……CPU、２……発振回路、３……ROM、
４……RAM、５……Ｉ／Ｏ、６……スイツチパ
ネル、７……プルダウン抵抗、８……マイクロコ
ンピユータ、９……パルス発生回路、１０……ゲ
ート、１１……ストローブ発生回路、１２……遅
延回路、１３……デコーダラツチ回路、１４……
クロツク発振回路、PA1〜PA4……出力ポート、
PB1〜PB4……入力ポート、Sa〜Sp……検出素、
x1〜x4……走査電極、Y1〜Y4……検出電極。
Claims (1)
- 【特許請求の範囲】 １ 透明導電性被膜で形成した走査電極と検出電
極とを有する２枚の透明基板を相対して配置し、
前記走査電極と検出電極とによりマトリクス状の
検出素群を構成する透明スイツチパネルを用い、
前記走査電極に位相が異なつて重なり合わない走
査パルスを印加し、前記検出素を押すことにより
前記走査電極と検出電極とを短絡せしめ、走査パ
ルスが検出電極に検出パルスとして出力され、前
記検出パルスを検出ICに入力せしめて、前記走
査パルスと前記検出パルスとにより座標を検出す
る入力装置の座標検出方法において、 (a) 前記検出ICの検出タイミングを、検出パル
スが検出ICのスレツシユホールド電圧以上の
電位となる検出パルスの立上り時間より長く設
定し、 (b) 前記走査パルスと隣接する走査パルスの間隔
を、検出パルスが検出ICのスレツシユホール
ド電圧以下となる検出パルスの立下り時間より
も長く設定したことを特徴とする入力装置の座
標検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027626A JPS60171524A (ja) | 1984-02-16 | 1984-02-16 | 入力装置の座標検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027626A JPS60171524A (ja) | 1984-02-16 | 1984-02-16 | 入力装置の座標検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60171524A JPS60171524A (ja) | 1985-09-05 |
| JPH0137765B2 true JPH0137765B2 (ja) | 1989-08-09 |
Family
ID=12226162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027626A Granted JPS60171524A (ja) | 1984-02-16 | 1984-02-16 | 入力装置の座標検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171524A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6319745Y2 (ja) * | 1985-11-07 | 1988-06-01 | ||
| JP5343881B2 (ja) * | 2010-02-05 | 2013-11-13 | 横河電機株式会社 | タッチパネル装置 |
| GB2499242A (en) | 2012-02-10 | 2013-08-14 | Alterix Ltd | methods of operating excitation circuitry and/or measurement circuitry in a digitiser and a method of manufacturing a transducer for a digitiser |
| GB2508516A (en) * | 2012-02-10 | 2014-06-04 | Alterix Ltd | A method of operation excitation or measurement circuitry in a digitiser |
-
1984
- 1984-02-16 JP JP59027626A patent/JPS60171524A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60171524A (ja) | 1985-09-05 |
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