JPH0132530B2 - - Google Patents
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- JPH0132530B2 JPH0132530B2 JP57060876A JP6087682A JPH0132530B2 JP H0132530 B2 JPH0132530 B2 JP H0132530B2 JP 57060876 A JP57060876 A JP 57060876A JP 6087682 A JP6087682 A JP 6087682A JP H0132530 B2 JPH0132530 B2 JP H0132530B2
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- 230000004044 response Effects 0.000 claims description 3
- 239000011159 matrix material Substances 0.000 description 16
- 230000002457 bidirectional effect Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
この発明は、マイクロプロセツサに係り、特に
バス構成のICプロセツサに関するものである。
バス構成のICプロセツサに関するものである。
マイクロプロセツサはマイクロコンピユータシ
ステムの心臓部であり、MOS型トランジスタを
使用したマイクロプロセツサICチツプは産業界
で現在広く利用されている。
ステムの心臓部であり、MOS型トランジスタを
使用したマイクロプロセツサICチツプは産業界
で現在広く利用されている。
従来の標準的なマイクロプロセツサチツプは多
数の制御機能ブロツクから構成され、これらの制
御機能ブロツクはPLA（Programmable Logic
Array）回路、タイミング／制御回路、ALU
（Arithmetic Logic Unit）（演算論理装置）（以
下ALU回路という）、プログラムカウンタ、デー
タメモリ指示レジスタ（以下データポインタとい
う）、出力専用ラツチ回路、入出力兼用双方向性
ラツチ回路などを含んでいる。入出力兼用双方向
性ラツチ回路のそれぞれは専用のセツト回路を内
蔵し、プログラムカウンタ、データポインタ、出
力専用ラツチ回路のそれぞれは専用のリセツト回
路を内蔵している。タイミング／制御回路に外部
リセツト信号が入力されると、このタイミング／
制御回路から出力された内部リセツト信号により
前述のセツトおよびリセツト回路が動作し、IC
プロセツサを初期状態にする。
数の制御機能ブロツクから構成され、これらの制
御機能ブロツクはPLA（Programmable Logic
Array）回路、タイミング／制御回路、ALU
（Arithmetic Logic Unit）（演算論理装置）（以
下ALU回路という）、プログラムカウンタ、デー
タメモリ指示レジスタ（以下データポインタとい
う）、出力専用ラツチ回路、入出力兼用双方向性
ラツチ回路などを含んでいる。入出力兼用双方向
性ラツチ回路のそれぞれは専用のセツト回路を内
蔵し、プログラムカウンタ、データポインタ、出
力専用ラツチ回路のそれぞれは専用のリセツト回
路を内蔵している。タイミング／制御回路に外部
リセツト信号が入力されると、このタイミング／
制御回路から出力された内部リセツト信号により
前述のセツトおよびリセツト回路が動作し、IC
プロセツサを初期状態にする。
この場合、プロセツサの初期状態では、入出力
兼用双方向性ラツチ回路の全てのポート入出力部
は論理“１”の外部データ読込みモードにし、出
力専用ラツチ回路の全てのポート出力部は論理
“０”である。
兼用双方向性ラツチ回路の全てのポート入出力部
は論理“１”の外部データ読込みモードにし、出
力専用ラツチ回路の全てのポート出力部は論理
“０”である。
しかし、前述のごとき従来のマイクロプロセツ
サの回路構成において、プログラムカウンタ、デ
ータポインタ、出力専用ラツチ回路のそれぞれに
専用のリセツト回路、また入出力兼用ラツチ回路
のそれぞれには専用のセツト回路を必要とするの
で回路が複雑な構成になり、回路素子数が増加す
る欠点を有し、かつユーザに応じた出力ポート及
び入出力ポートの初期状態を実現する場合早急な
対応が取れない欠点を有している。
サの回路構成において、プログラムカウンタ、デ
ータポインタ、出力専用ラツチ回路のそれぞれに
専用のリセツト回路、また入出力兼用ラツチ回路
のそれぞれには専用のセツト回路を必要とするの
で回路が複雑な構成になり、回路素子数が増加す
る欠点を有し、かつユーザに応じた出力ポート及
び入出力ポートの初期状態を実現する場合早急な
対応が取れない欠点を有している。
さらに、前述の理由に起因して半導体集積回路
化する場合チツプ面積が増大する欠点を有してい
る。
化する場合チツプ面積が増大する欠点を有してい
る。
この発明は、上記従来の欠点を除去するために
なされたもので、チツプサイズの減少を可能にで
きるマイクロプロセツサを提供することを目的と
する。
なされたもので、チツプサイズの減少を可能にで
きるマイクロプロセツサを提供することを目的と
する。
以下、この発明のマイクロプロセツサの一実施
例について図面に基づき説明する。
例について図面に基づき説明する。
第１図はこの発明による改良されたリセツト回
路構成を内蔵したマイクロプロセツサのブロツク
構成図である。
路構成を内蔵したマイクロプロセツサのブロツク
構成図である。
この第１図において、出力専用ラツチ回路１，
２はそれぞれ書込み信号WP1，WP2…WPo（以下
WP1-oと記す）よりメモリバス１００の内容を出
力ポートOUTPORT1-oに出力するようになつて
いる。
２はそれぞれ書込み信号WP1，WP2…WPo（以下
WP1-oと記す）よりメモリバス１００の内容を出
力ポートOUTPORT1-oに出力するようになつて
いる。
外部テスト専用入力回路３は読込信号Iinで入
力ポートINPORT1-oのデータ信号をメモリバス
１００に伝達するようになつている。入出力兼用
双方向性ラツチ回路４〜７は書き込み信号W1〜
Wnによりデータバス１０１のデータを入出力ポ
ートＩ／OPORT1-oに出力し、または読込み信
号Ｉ／O1R〜Ｉ／OoRにより入出力ポートＩ／
OPORT1-oのデータ信号をデータバス１０１に
伝達するようになつている。
力ポートINPORT1-oのデータ信号をメモリバス
１００に伝達するようになつている。入出力兼用
双方向性ラツチ回路４〜７は書き込み信号W1〜
Wnによりデータバス１０１のデータを入出力ポ
ートＩ／OPORT1-oに出力し、または読込み信
号Ｉ／O1R〜Ｉ／OoRにより入出力ポートＩ／
OPORT1-oのデータ信号をデータバス１０１に
伝達するようになつている。
タイミング／制御回路８はクロツクパルス発生
器OSCで出力されるクロツクパルス信号３０１
によりマイクロプロセツサ内蔵の各回路を制御す
るのに必要なタイミング信号１０３を発生すると
共に、内部リセツト信号１０２を発生する。この
内部リセツト信号１０２のパルス巾は外部リセツ
ト信号３００を検出する検出用クロツク信号によ
つて決まる。
器OSCで出力されるクロツクパルス信号３０１
によりマイクロプロセツサ内蔵の各回路を制御す
るのに必要なタイミング信号１０３を発生すると
共に、内部リセツト信号１０２を発生する。この
内部リセツト信号１０２のパルス巾は外部リセツ
ト信号３００を検出する検出用クロツク信号によ
つて決まる。
プログラマブルカウンタPC９はプログラムメ
モリROM１２に記憶されたインストラクシヨン
データをデコーダDEC１１を介して逐次指定す
るカウンタであり、ジヤンプ、割込み、コール、
リセツトなどのインストラクシヨンデータがデー
タバス１０１に送られるとき、書込み信号WPCに
よりその内容を選択的に変えるようになている。
モリROM１２に記憶されたインストラクシヨン
データをデコーダDEC１１を介して逐次指定す
るカウンタであり、ジヤンプ、割込み、コール、
リセツトなどのインストラクシヨンデータがデー
タバス１０１に送られるとき、書込み信号WPCに
よりその内容を選択的に変えるようになている。
マルチプレクサMPX１０はプログラマブルカ
ウンタ９で指定されるプログラムメモリ１２の内
容をデータバス１０１を介してインストラクシヨ
ンレジスタ１４に伝達する。更に、該インストラ
クシヨンレジスタ１４は書込み信号WIRによりデ
ータバス１０１の内容をラツチしてその出力線２
０３のデータ信号をPLA回路１５に出力し、内
部リセツト信号１０２でリセツトされるようにな
つている。
ウンタ９で指定されるプログラムメモリ１２の内
容をデータバス１０１を介してインストラクシヨ
ンレジスタ１４に伝達する。更に、該インストラ
クシヨンレジスタ１４は書込み信号WIRによりデ
ータバス１０１の内容をラツチしてその出力線２
０３のデータ信号をPLA回路１５に出力し、内
部リセツト信号１０２でリセツトされるようにな
つている。
ALU回路１６はメモリバス１００及びデータ
バス１０１の各データ信号が入力されると、
AND制御信号AND、またはOR制御信号OR、ま
たはADD制御信号ADD、またはEXOR（エクス
クルージブOR）制御信号EXORにより得られた
演算データ信号３０３を出力するようになつてい
る。
バス１０１の各データ信号が入力されると、
AND制御信号AND、またはOR制御信号OR、ま
たはADD制御信号ADD、またはEXOR（エクス
クルージブOR）制御信号EXORにより得られた
演算データ信号３０３を出力するようになつてい
る。
アキユムレータ１７は書込み信号WACにより演
算データ信号３０３をラツチするようになつてお
り、マルチプレクサMPX１８はアキユムレータ
ACC１７の内容をイネーブル信号Ｄによりデー
タバス１０１に伝達し、またはイネーブル信号Ｍ
によりメモリバス１００に伝達するために使用さ
れる。
算データ信号３０３をラツチするようになつてお
り、マルチプレクサMPX１８はアキユムレータ
ACC１７の内容をイネーブル信号Ｄによりデー
タバス１０１に伝達し、またはイネーブル信号Ｍ
によりメモリバス１００に伝達するために使用さ
れる。
１９はデータポインタDPで、書込み信号WDP
によりメモリバス１００の内容をデコーダDEC
２０を通してRAMで構成されたデータメモリ２
１に伝達する。マルチプレクサMPX２２は上記
データポインタ１９で指定されたデータメモリ２
１の内容をメモリバス１００に伝達するようにな
つている。ワーキングレジスタWR２３は書込み
信号WRによりメモリバス１００の内容を一時記
録するために利用される。リセツト機能を有する
ブロツク回路１０７はPLA回路１５とゲート回
路１０４により構成される。
によりメモリバス１００の内容をデコーダDEC
２０を通してRAMで構成されたデータメモリ２
１に伝達する。マルチプレクサMPX２２は上記
データポインタ１９で指定されたデータメモリ２
１の内容をメモリバス１００に伝達するようにな
つている。ワーキングレジスタWR２３は書込み
信号WRによりメモリバス１００の内容を一時記
録するために利用される。リセツト機能を有する
ブロツク回路１０７はPLA回路１５とゲート回
路１０４により構成される。
上記PLA回路１５はインストラクシヨンレジ
スタ１４の出力線２０３のデータ信号をデコード
し、タイミング信号１０３により、所定の各回路
へ制御信号２０１を出力し、また内部リセツト信
号１０２をデコードし、リセツトインストラクシ
ヨン信号１０５とリセツトイネーブル信号１０６
を出力する。ゲート回路１０４は上記PLA回路
１５の出力側に接続され、上記リセツトインスト
ラクシヨン信号１０５を上記リセツトイネーブル
信号１０６によりリセツトデータに変換してデー
タバス１０１に伝達するようになつている。
スタ１４の出力線２０３のデータ信号をデコード
し、タイミング信号１０３により、所定の各回路
へ制御信号２０１を出力し、また内部リセツト信
号１０２をデコードし、リセツトインストラクシ
ヨン信号１０５とリセツトイネーブル信号１０６
を出力する。ゲート回路１０４は上記PLA回路
１５の出力側に接続され、上記リセツトインスト
ラクシヨン信号１０５を上記リセツトイネーブル
信号１０６によりリセツトデータに変換してデー
タバス１０１に伝達するようになつている。
第２図はこの発明によるリセツト回路を内蔵し
たブロツク回路１０７の詳細説明図である。
たブロツク回路１０７の詳細説明図である。
第２図において、AND論理マトリツクス回路
２０２はインストラクシヨンレジスタ１４の出力
線２０３の命令コード内容に相当する命令選択出
力線２０４の出力信号の１つをデコードする。
OR論理マトリツクス回路２０５は上記命令選択
出力線２０４の選択された出力信号により、マイ
クロプロセツサの制御に必要な制御信号２０６を
発生するようになつている。タイミングAND論
理マトリツクス回路２０７は上記OR論理マトリ
ツクス回路２０５の出力線の制御信号２０６とタ
イミング信号１０３、例えば第３図に示す如き
T1，T2，T3，T4，M1及びM2のAND論理を実
行してマイクロプロセツサ内の各回路を制御する
制御信号２０１を発生する。上記内部リセツト信
号１０２はインストラクシヨンレジスタ１４をリ
セツトして上記AND論理マトリツクス回路２０
２のデコード機能を禁止するようになつている。
該内部リセツト信号１０２が上記OR論理マトリ
ツクス回路２０５の出力線２０９を選択すると、
マイクロプロセツサの初期化に必要な制御信号２
０６を出力し、上記タイミングAND論理マトリ
ツクス回路２０７はリセツトインストラクシヨン
信号１０５とリセツトイネーブル信号１０６をゲ
ート回路１０４に出力する。
２０２はインストラクシヨンレジスタ１４の出力
線２０３の命令コード内容に相当する命令選択出
力線２０４の出力信号の１つをデコードする。
OR論理マトリツクス回路２０５は上記命令選択
出力線２０４の選択された出力信号により、マイ
クロプロセツサの制御に必要な制御信号２０６を
発生するようになつている。タイミングAND論
理マトリツクス回路２０７は上記OR論理マトリ
ツクス回路２０５の出力線の制御信号２０６とタ
イミング信号１０３、例えば第３図に示す如き
T1，T2，T3，T4，M1及びM2のAND論理を実
行してマイクロプロセツサ内の各回路を制御する
制御信号２０１を発生する。上記内部リセツト信
号１０２はインストラクシヨンレジスタ１４をリ
セツトして上記AND論理マトリツクス回路２０
２のデコード機能を禁止するようになつている。
該内部リセツト信号１０２が上記OR論理マトリ
ツクス回路２０５の出力線２０９を選択すると、
マイクロプロセツサの初期化に必要な制御信号２
０６を出力し、上記タイミングAND論理マトリ
ツクス回路２０７はリセツトインストラクシヨン
信号１０５とリセツトイネーブル信号１０６をゲ
ート回路１０４に出力する。
上記構成に基づき、この発明の一実施例の動作
について第３図と共に説明する。
について第３図と共に説明する。
第３図は第１図のマイクロプロセツサをこの発
明でリセツトするときの詳細を示すタイムチヤー
トで、同図ａはクロツクパルス発生器OSCで出
力されるクロツクパルス信号３０１、同図ｂは第
１図に示すタイミング／制御回路８のタイミング
信号１０３、同図ｃは上記タイミング／制御回路
８の内部で発生する外部リセツト検出用クロツク
信号、同図ｄは該タイミング／制御回路８に外部
から入力される外部リセツト信号３００を夫々示
し、同図ｅは該タイミング／制御回路８より出力
される内部リセツト信号１０２、同図ｆは第１図
に示すPLA回路１５より出力されるリセツトイ
ンストラクシヨン信号１０５、同図ｇは上記
PLA回路１５より出力されるリセツトイネーブ
ル信号１０６、同図ｈは第２図に示す制御信号２
０１、同図ｉは第１図に示すALU回路１６に入
力されるAND制御信号AND、同図ｊは第１図に
示す出力専用ラツチ回路１，２の出力ポート
OUTRORT1-oからの出力信号、同図ｋは第１図
の入出力兼用双方向性ラツチ回路４，５，６，７
の入出力ポートＩ／OPORT1-oから出力される
出力信号をそれぞれ示す。
明でリセツトするときの詳細を示すタイムチヤー
トで、同図ａはクロツクパルス発生器OSCで出
力されるクロツクパルス信号３０１、同図ｂは第
１図に示すタイミング／制御回路８のタイミング
信号１０３、同図ｃは上記タイミング／制御回路
８の内部で発生する外部リセツト検出用クロツク
信号、同図ｄは該タイミング／制御回路８に外部
から入力される外部リセツト信号３００を夫々示
し、同図ｅは該タイミング／制御回路８より出力
される内部リセツト信号１０２、同図ｆは第１図
に示すPLA回路１５より出力されるリセツトイ
ンストラクシヨン信号１０５、同図ｇは上記
PLA回路１５より出力されるリセツトイネーブ
ル信号１０６、同図ｈは第２図に示す制御信号２
０１、同図ｉは第１図に示すALU回路１６に入
力されるAND制御信号AND、同図ｊは第１図に
示す出力専用ラツチ回路１，２の出力ポート
OUTRORT1-oからの出力信号、同図ｋは第１図
の入出力兼用双方向性ラツチ回路４，５，６，７
の入出力ポートＩ／OPORT1-oから出力される
出力信号をそれぞれ示す。
まず、出力ポートOUTPORT1-oと入出力ポー
トＩ／OPORT1-oは任意の状態にあり、タイミ
ング／制御回路８はクロツクパルス信号３０１に
よりクロツクタイミング信号１０３を発生するも
のとする。（第３図ａ，ｂ，ｊ，ｋ参照） いま、マシンサイクルM1のT1期間にタイミン
グ／制御回路８がこの回路内部で作られる外部リ
セツト検出用クロツク信号の立上りで、外部リセ
ツト信号３００を受信すると、内部リセツト信号
１０２を出力する。（第３図ｃ，ｄ，ｅ参照） この内部リセツト信号１０２はインストラクシ
ヨンレジスタ１４の機能を禁止すると同時に、
OR論理マトリツクス回路２０５の出力線２０９
を選択してリセツト動作のための制御信号２０６
を出力する。タイミングAND論理マトリツクス
回路２０７は上記制御信号２０６とタイミング信
号１０３のAND論理を実行して制御信号２０１
を発生する。この場合、AND制御信号AND（制
御信号２０１の１ビツト信号）はALU回路１６
に入力され、マシンサイクルM1及びM2にALU
回路１６のAND機能を選択する。
トＩ／OPORT1-oは任意の状態にあり、タイミ
ング／制御回路８はクロツクパルス信号３０１に
よりクロツクタイミング信号１０３を発生するも
のとする。（第３図ａ，ｂ，ｊ，ｋ参照） いま、マシンサイクルM1のT1期間にタイミン
グ／制御回路８がこの回路内部で作られる外部リ
セツト検出用クロツク信号の立上りで、外部リセ
ツト信号３００を受信すると、内部リセツト信号
１０２を出力する。（第３図ｃ，ｄ，ｅ参照） この内部リセツト信号１０２はインストラクシ
ヨンレジスタ１４の機能を禁止すると同時に、
OR論理マトリツクス回路２０５の出力線２０９
を選択してリセツト動作のための制御信号２０６
を出力する。タイミングAND論理マトリツクス
回路２０７は上記制御信号２０６とタイミング信
号１０３のAND論理を実行して制御信号２０１
を発生する。この場合、AND制御信号AND（制
御信号２０１の１ビツト信号）はALU回路１６
に入力され、マシンサイクルM1及びM2にALU
回路１６のAND機能を選択する。
更に、上記タイミングAND論理マトリツクス
回路２０７はマシンサイクルM1中、論理“０”
のリセツトインストラクシヨン信号１０５を出力
する。マシンサイクルM1において、タイミング
信号T3によりリセツトイネーブル信号１０６が
出力されると、ゲート回路１０４はデータバス１
０１に論理“０”のリセツトデータを出力する。
（第３図ｆ，ｇ参照）従つて、ALU回路１６はデ
ータメモリバス１００の内容にかかわらずデータ
バス３０３に論理“０”のデータを出力する。
回路２０７はマシンサイクルM1中、論理“０”
のリセツトインストラクシヨン信号１０５を出力
する。マシンサイクルM1において、タイミング
信号T3によりリセツトイネーブル信号１０６が
出力されると、ゲート回路１０４はデータバス１
０１に論理“０”のリセツトデータを出力する。
（第３図ｆ，ｇ参照）従つて、ALU回路１６はデ
ータメモリバス１００の内容にかかわらずデータ
バス３０３に論理“０”のデータを出力する。
次に、タイミングAND論理マトリツクス回路
２０７が書込み信号WAC及びWPCを出力すると、
アキユムレータ１７はデータバス３０３の論理
“０”のデータを受信し、同時にプログラマブル
カウンタ９はデータバス１０１の論理“０”のデ
ータを受信する。マシンサイクルM1期間のタイ
ミング信号T1により、リセツトイネーブル信号
Ｍ（制御信号２０１の１ビツト信号）が入力され
ると、マルチプレクサ１８はアキユムレータ１７
の内容をデータメモリバス１００に伝達する。
２０７が書込み信号WAC及びWPCを出力すると、
アキユムレータ１７はデータバス３０３の論理
“０”のデータを受信し、同時にプログラマブル
カウンタ９はデータバス１０１の論理“０”のデ
ータを受信する。マシンサイクルM1期間のタイ
ミング信号T1により、リセツトイネーブル信号
Ｍ（制御信号２０１の１ビツト信号）が入力され
ると、マルチプレクサ１８はアキユムレータ１７
の内容をデータメモリバス１００に伝達する。
その後、書込み信号WP1，WPN，WDP，WRを含
む制御信号２０１が出力されると、データメモリ
バス１００のデータが出力専用ラツチ回路１及び
２、データポインタ１９、及びワーキングレジス
タ２３に出力される。これにより、出力ポート
OUTPORT1-oはリセツト状態になる。
む制御信号２０１が出力されると、データメモリ
バス１００のデータが出力専用ラツチ回路１及び
２、データポインタ１９、及びワーキングレジス
タ２３に出力される。これにより、出力ポート
OUTPORT1-oはリセツト状態になる。
次に、第３図ｆのようにマシンサイクルM2期
間、リセツトインストラクシヨン信号１０５は論
理“１”に変化する。マシンサイクルM2のタイ
ミング信号T4によりリセツトイネーブル信号１
０６がゲート回路１０４に出力されると、論理
“１”のリセツトデータバス１０１に出力される。
書込み信号W1，W2，W3，Wnを含む制御信号２
０１が出力されると、入出力兼用双方向性ラツチ
回路４〜７はデータバス１０１のリセツトデータ
をラツチする。従つて、入出力ポートＩ／
OPORT1-oはセツト状態となる。
間、リセツトインストラクシヨン信号１０５は論
理“１”に変化する。マシンサイクルM2のタイ
ミング信号T4によりリセツトイネーブル信号１
０６がゲート回路１０４に出力されると、論理
“１”のリセツトデータバス１０１に出力される。
書込み信号W1，W2，W3，Wnを含む制御信号２
０１が出力されると、入出力兼用双方向性ラツチ
回路４〜７はデータバス１０１のリセツトデータ
をラツチする。従つて、入出力ポートＩ／
OPORT1-oはセツト状態となる。
次に、外部リセツト信号３００が論理“１”に
なると、外部リセツト検出用クロツク信号により
検出され、内部リセツト信号１０２を論理“０”
にする。これにより、リセツト動作が完了し、正
規の命令による実行が開始される。
なると、外部リセツト検出用クロツク信号により
検出され、内部リセツト信号１０２を論理“０”
にする。これにより、リセツト動作が完了し、正
規の命令による実行が開始される。
以上の通り、この発明の一実施例によるマイク
ロプロセツサによれば、PLA回路が内部リセツ
ト信号を実行命令と解釈してプロセツサ内部を初
期化するので、入出力ポートのリセツト専用回路
およびデータラツチ回路のセツト専用回路を持つ
必要がなくなり、かつ上記OR論理マトリツクス
回路と上記タイミングAND論理マトリツクス回
路との論理実行位置を変更することにより、大巾
な回路変更をしなくても容易に、しかも任意に複
雑な初期条件を設定できる利点が得られる。
ロプロセツサによれば、PLA回路が内部リセツ
ト信号を実行命令と解釈してプロセツサ内部を初
期化するので、入出力ポートのリセツト専用回路
およびデータラツチ回路のセツト専用回路を持つ
必要がなくなり、かつ上記OR論理マトリツクス
回路と上記タイミングAND論理マトリツクス回
路との論理実行位置を変更することにより、大巾
な回路変更をしなくても容易に、しかも任意に複
雑な初期条件を設定できる利点が得られる。
以上説明したように、この発明によればマイク
ロプロセツサの回路構成が簡単化され、半導体集
積回路化したとき、素子数を減少でき、チツプサ
イズを小さく出来る大なる効果を奏する。
ロプロセツサの回路構成が簡単化され、半導体集
積回路化したとき、素子数を減少でき、チツプサ
イズを小さく出来る大なる効果を奏する。
第１図はこの発明の一実施例によるマイクロプ
ロセツサ内部のブロツク構成図、第２図はこの発
明の一実施例を示すPLA回路を含むブロツク回
路の詳細説明図、第３図はこの発明の一実施例に
よるマイクロプロセツサの動作時のタイムチヤー
トである。 １，２……出力専用ラツチ回路、３……外部テ
スト専用入力回路、４〜７……入出力兼用双方向
性ラツチ回路、８……タイミング／制御回路、９
……プログラマブルカウンタ、１０，１８，２２
……マルチプレクサ、１１，２０……デコーダ、
１２……プログラムメモリ、１４……インストラ
クシヨンレジスタ、１５……PLA回路、１６…
…ALU回路、１７……アキユムレータ、１９…
…データポインタ、２１……データメモリ
RAM、２３……ワーキングレジスタ、１００…
…データメモリバス、１０１……データバス、１
０２……内部リセツト信号、１０３……タイミン
グ信号、１０４……ゲート回路、１０５……リセ
ツトインストラクシヨン信号、１０６……リセツ
トイネーブル信号、２０１，２０６……制御信
号、２０２……AND論理マトリツクス回路、２
０５……OR論理マトリツクス回路、２０７……
タイミングAND論理マトリツクス回路、３００
……外部リセツト信号、３０１……クロツクパル
ス信号、３０３……演算データ信号、OSC……
クロツクパルス発生器。
ロセツサ内部のブロツク構成図、第２図はこの発
明の一実施例を示すPLA回路を含むブロツク回
路の詳細説明図、第３図はこの発明の一実施例に
よるマイクロプロセツサの動作時のタイムチヤー
トである。 １，２……出力専用ラツチ回路、３……外部テ
スト専用入力回路、４〜７……入出力兼用双方向
性ラツチ回路、８……タイミング／制御回路、９
……プログラマブルカウンタ、１０，１８，２２
……マルチプレクサ、１１，２０……デコーダ、
１２……プログラムメモリ、１４……インストラ
クシヨンレジスタ、１５……PLA回路、１６…
…ALU回路、１７……アキユムレータ、１９…
…データポインタ、２１……データメモリ
RAM、２３……ワーキングレジスタ、１００…
…データメモリバス、１０１……データバス、１
０２……内部リセツト信号、１０３……タイミン
グ信号、１０４……ゲート回路、１０５……リセ
ツトインストラクシヨン信号、１０６……リセツ
トイネーブル信号、２０１，２０６……制御信
号、２０２……AND論理マトリツクス回路、２
０５……OR論理マトリツクス回路、２０７……
タイミングAND論理マトリツクス回路、３００
……外部リセツト信号、３０１……クロツクパル
ス信号、３０３……演算データ信号、OSC……
クロツクパルス発生器。
Claims (1)
- 【特許請求の範囲】 １ (a) 外部リセツト信号に応答して内部リセツ
ト信号を出力するタイミング／制御回路と、 (b) インストラクシヨンデータをデコードする
PLA回路であつて、前記タイミング／制御回
路から内部リセツト信号が供給されることによ
り、この内部リセツト信号を実行命令と解釈し
て第１マシンサイクルにおいては第１論理レベ
ルのリセツトインストラクシヨン信号、第２マ
シンサイクルにおいては第２論理レベルのリセ
ツトインストラクシヨン信号を各々出力し、か
つ両マシンサイクルにおいて所定のタイミング
で制御信号およびリセツトイネーブル信号を出
力するPLA回路と、 (c) 前記第１マシンサイクルにおいては前記
PLA回路からの第１論理レベルのリセツトイ
ンストラクシヨン信号を同回路からの前記リセ
ツトイネーブル信号に基づいて同一論理レベル
のリセツトデータとしてデータバスラインに出
力し、同様に第２マシンサイクルにおいては
PLA回路からの第２論理レベルのリセツトイ
ンストラクシヨン信号をリセツトイネーブル信
号により同一論理レベルのリセツトデータとし
てデータバスラインに出力するゲート回路と、 (d) 前記第１マシンサイクルにおいて、前記デー
タバスラインに出力された第１論理レベルのリ
セツトデータまたはこのデータを基にメモリバ
スラインに出力された同一論理レベルのデータ
を前記PLA回路からの制御信号により取り込
み初期化される第１の内部回路と、 (e) 前記第２マシンサイクルにおいて、前記デー
タバスラインに出力された第２論理レベルのリ
セツトデータを前記PLA回路からの制御信号
により取込み初期化される第２の内部回路とを
具備してなるマイクロプロセツサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060876A JPS58178430A (ja) | 1982-04-14 | 1982-04-14 | マイクロプロセツサ |
| US06/482,169 US4631665A (en) | 1982-04-14 | 1983-04-05 | Microprocessor having a programmable logic array |
| GB08309502A GB2120817B (en) | 1982-04-14 | 1983-04-07 | Microprocessors |
| DE19833313075 DE3313075A1 (de) | 1982-04-14 | 1983-04-12 | Mikroprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060876A JPS58178430A (ja) | 1982-04-14 | 1982-04-14 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58178430A JPS58178430A (ja) | 1983-10-19 |
| JPH0132530B2 true JPH0132530B2 (ja) | 1989-07-05 |
Family
ID=13155013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57060876A Granted JPS58178430A (ja) | 1982-04-14 | 1982-04-14 | マイクロプロセツサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4631665A (ja) |
| JP (1) | JPS58178430A (ja) |
| DE (1) | DE3313075A1 (ja) |
| GB (1) | GB2120817B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5142625A (en) * | 1985-06-12 | 1992-08-25 | Minolta Camera Kabushiki Kaisha | One-chip microcomputer including a programmable logic array for interrupt control |
| US4876640A (en) * | 1986-02-07 | 1989-10-24 | Advanced Micro Devices, Inc. | Logic controller having programmable logic "and" array using a programmable gray-code counter |
| US4858178A (en) * | 1986-09-30 | 1989-08-15 | Texas Instruments Incorporated | Programmable sequence generator |
| JPS63121934A (ja) * | 1986-11-10 | 1988-05-26 | Oki Electric Ind Co Ltd | 評価用ワンチツプマイクロコンピユ−タ |
| US5321845A (en) * | 1987-09-09 | 1994-06-14 | Hitachi, Ltd. | Single-chip microcomputer including non-volatile memory elements |
| JPH02121185A (ja) * | 1988-10-28 | 1990-05-09 | Meidensha Corp | ダイナミックメモリの制御装置 |
| DE102017009315B4 (de) * | 2017-10-06 | 2019-11-21 | Sergej Gertje | Schutz automatisierungstechnischer Programme vor Umkehrentwicklung |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444535B2 (ja) * | 1975-01-31 | 1979-12-26 | ||
| US4112490A (en) * | 1976-11-24 | 1978-09-05 | Intel Corporation | Data transfer control apparatus and method |
| US4435763A (en) * | 1981-04-13 | 1984-03-06 | Texas Instruments Incorporated | Multiprogrammable input/output circuitry |
| US4428047A (en) * | 1981-04-13 | 1984-01-24 | Texas Instruments Incorporated | Addressing a control ROM in a microcoded single-chip microcomputer using the output signals of the control ROM |
| US4403287A (en) * | 1981-08-24 | 1983-09-06 | Bell Telephone Laboratories, Incorporated | Microprocessor architecture having internal access means |
-
1982
- 1982-04-14 JP JP57060876A patent/JPS58178430A/ja active Granted
-
1983
- 1983-04-05 US US06/482,169 patent/US4631665A/en not_active Expired - Lifetime
- 1983-04-07 GB GB08309502A patent/GB2120817B/en not_active Expired
- 1983-04-12 DE DE19833313075 patent/DE3313075A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| GB2120817B (en) | 1985-09-04 |
| JPS58178430A (ja) | 1983-10-19 |
| US4631665A (en) | 1986-12-23 |
| DE3313075A1 (de) | 1983-10-27 |
| DE3313075C2 (ja) | 1987-12-23 |
| GB2120817A (en) | 1983-12-07 |
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