JP2905253B2 - ワンチップマイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、システムリセット機能及び外部メモリ用の
アドレス／データバスを備えたワンチップマイクロコン
ピュータ（以下、ワンチップマイコンという）、特にノ
イズ等により暴走した場合でも、外部デバイスに悪影響
を与えることなく、かつ迅速に正常動作に復帰可能なワ
ンチップマイコンに関するものである。

（従来の技術） 従来、この種の分野の技術としては、「MCS−96ユー
ザーズ・マニュアル」初版（1985）インテルジャパン株
式会社、P.32−33,97に記載されるものがあった。

第２図は、従来のワンチップマイコンの一構成例を示
す構成ブロック図である。

このワンチップマイコン10は、演算回路、制御回路、
プログラムカウンタ、内部プログラムメモリ、及び内部
データメモリ等で構成され、ポート（端子）０〜３を有
している。このポート０〜３は、入出力ポート機能を有
し、これらのポート０〜３を介して図示しない外部デバ
イスが接続されている。ポート０〜３の内、ポート0,1
は、入出力ポートの機能の他に、外部メモリ用のアドレ
ス／データバスとしての機能を有し、外部メモリアクセ
ス時にはアドレス／データバスとなるポートである。

また、マイコン10には、メモリ選択入力信号EA及びリ
セット信号RTが入力され、ストローブ信号AL、外部メモ
リ読出し用のストローブ信号RD、及び外部メモリ書込み
用のストローブ信号WRが出力されるようになっている。
メモリ選択入力信号EAは、内部プログラムメモリとマイ
コン10に外付けされた外部メモリとのいずれかを選択す
るための信号であり、リセット信号RTは、マイコン10の
システムリセット入力として“0"レベルでマイコン10を
初期設定する機能を有する信号である。ストローブ信号
ALは、ポート0,1がアドレス／データバスとして使用さ
れる際に、アドレス／データバスからアドレス信号を分
離するために用いられる信号である。

第３図は、第２図のワンチップマイコン10のメモリマ
ップを示す図である。この図が示すように、０〜0FFH
（Ｈは16進数を表す）番地には内部データメモリが、20
00H〜3FFFH番地には内部プログラムメモリがそれぞれ割
り付けられている。100H〜1FFFH番地と4000H〜0FFFFH番
地は外部メモリ領域である。命令のオペランドのアドレ
スまたは次に実行される命令の番地を保持するプログラ
ムカウンタのアドレスが、100H〜1FFFH番地または4000H
〜0FFFFH番地間になると、ポート0,1は外部メモリ用の
アドレス／データバスとなる機能を有する。

さらに、マイコン10は、システムリセット命令を命令
セットの一つとして備えている。この、システムリセッ
ト命令は、リセット信号RTに基づくシステムリセットと
同様にマイコン10を初期化する命令である。

以上のように構成されたマイコン10は、次のように動
作する。

メモリ選択入力信号EAの“0"レベル時にリセット信号
RTによりシステムリセットを行うと、プログラムカウン
タには2000Hのデータがセットされる。しかし、メモリ
選択入力信号EAに“0"レベルが入力されていると、プロ
グラムカウンタのアドレスに無関係に、ポート0,1は外
部メモリ用のアドレス／データバスとなり、外部メモリ
がアクセスされる。外部メモリがアクセスされると、外
部メモリに書き込まれているプログラムが実行されるた
め、外部メモリが2000H番地から実行されることにな
る。その後、システムリセット命令がプログラムから読
出されて実行されると、マイコン10は再び初期化され、
外部メモリを2000H番地から実行する。

次に、メモリ選択入力信号EAの“1"レベル時にリセッ
ト信号RTによりシステムリセットを行うと、プログラム
カウンタには2000Hがセットされる。メモリ選択入力信
号EAに“1"レベルが入力されている場合に、プログラム
カウンタのアドレスが2000H〜3FFFH番地であると、内部
プログラムメモリが実行される。従って、内部プログラ
ムメモリが2000Hから実行され、この時、ポート0,1は入
出力ポートとして使用されて外部テバイスとの情報の授
受を行う。

プログラムの実行により、プログラムカウンタのアド
レスが外部メモリ領域の番地になると、ポート0,1は外
部メモリ用のアドレス／データバスとなり、外部メモリ
がアクセスされる。その後、プログラムからシステムリ
セット命令を読出して実行すると、マイコン10はシステ
ムリセットされる。

マイコン10では、プログラムメモリの使用しない部分
にシステムリセット命令を書込んでおけば、ノイズや電
源の瞬断等によって該マイコン10が暴走してプログラム
メモリの使用しない部分を読出すと、システムリセット
命令が読出されて実行される。これにより、マイコン10
の暴走時に正常動作に戻すことができる。

（発明が解決しようとする課題） しかしながら、上記構成のワンチップマイコン10で
は、例えば、メモリ選択入力信号EAの“1"レベル時に内
部プログラムメモリを使用して外部メモリを使用しない
状態で、ポート0,1を外部デバイスとの情報の授受に用
いる場合に、次のような問題があった。

マイコン10の暴走時にプログラムカウンタに記憶され
ているアドレスが変動し、例えば外部メモリの番地にセ
ットされると、入出力ポートモードであったポート0,1
が、アドレス／データバスモードとなり、外部デバイス
に対して誤動作させる情報を与えてしまう。

本発明は、前記従来技術が持っていた課題として、外
部デバイスを誤動作させる等の点について解決し、使い
勝手の良いワンチップマイコンを提供するものである。

（課題を解決するための手段） 前記課題を解決するために、本発明の内の請求項１に
係る発明では、メモリ選択信号に応答して、内蔵された
内部プログラムメモリあるいは外部メモリのいずれか一
方を選択し、該選択されたメモリに格納されている情報
を読出すと共に、複数の端子を有する切換えポート部
を、前記メモリ選択信号にて前記内部プログラムメモリ
を選択している際には該端子を入出力ポートとして使用
可能とし、前記メモリ選択信号にて前記外部メモリを選
択している際には該端子を該外部メモリとのアクセスの
ために使用可能とするワンチップマイコンにおいて、内
部バスにて転送されている情報が前記外部メモリへのア
クセスを指示する情報か否かを判断する判断手段と、メ
モリの選択情報を保持し、該保持した選択情報に応じて
前記判断手段の判断結果の転送を制御して出力する制御
手段と、前記制御手段の出力に応じて前記メモリ選択信
号を出力する出力手段と、を有している。

請求項２に係る発明では、請求項１のワンチップマイ
コンにおいて、前記内部プログラムメモリは、前記内部
バスに転送されている情報が前記外部メモリへのアクセ
スを指示する情報である時に、ワンチップマイコンの初
期設定を指示する情報を出力するものであり、前記内部
プログラムメモリの出力は前記メモリ選択信号に応じて
制御される。

請求項３に係る発明では、請求項１または２のワンチ
ップマイコンにおいて、前記外部メモリへのアクセスを
指示する情報はアドレス情報である。

（作 用） 本発明は、以上のようにワンチップマイコンを構成し
たので、内部バスにて転送されている情報が外部メモリ
へのアクセスを指示する情報か否かが判断手段で判断さ
れ、この判断結果が制御手段へ送られる。制御手段で
は、保持したメモリの選択情報に応じて、判断手段の判
断結果の転送を制御して出力する。この出力に応じて出
力手段からメモリ選択信号が出力され、切換えポート部
によって内部プログラムメモリあるいは外部メモリのい
ずれか一方が選択される。

（実施例） 第１図は、本発明の実施例を示すワンチップマイコン
の構成ブロック図である。

このワンチップマイコンは、内部メモリ、中央処理装
置及び入出力部を備え、これらがデータバス30を介して
相互に接続されている。さらに外部には、図示しない外
部メモリ及び外部デバイスが接続されている。この外部
メモリは、プログラム格納用の外部プログラムメモリと
データ格納用の外部データメモリとで構成されている。
内部メモリは、ROM（リード・オンリー・メモリ）から
なる内部プログラムメモリ40、及びRAM（ランダム・ア
クセス・メモリ）からなる内部データメモリ41で構成さ
れ、該内部プログラムメモリ40に所定の命令が格納され
ている。

中央処理装置は、制御回路50は、クロック発生回路5
1、プログラムカウンタ52、スタックポインタ53、イン
ストラクションレジスタ54、PLA（プログラマブル・ロ
ジック・アレイ）55、アキュムレータ56、テンポラリレ
ジスタ57、ALU（算術論理ユニット）58、及びデータポ
インタ59を有している。

制御回路50は、クロック発生回路51から発生されるク
ロック信号によりマイコン内部の各回路を制御するため
に必要となるタイミング信号の生成を行う他、リセット
信号RTを検出してマイコン内部の各回路の初期化、割込
み信号INTを検出して割込み処理の実行、及びメモリ選
択入力信号EAの“0"レベルまたは“1"レベルを検出して
メモリ選択のためのメモリ選択信号EMの生成を行う回路
である。さらに、制御回路50には、外部メモリアクセス
時にマルチプレクスされて出力されるアドレス／データ
バスからアドレス信号を分離するためのストローブ信号
AL、外部メモリ読出し用のストローブ信号RD、及び外部
メモリ書込み用のストローブ信号WRを出力するようにな
っている。

プログラムカウンタ52は、内部プログラムメモリ40ま
たは外部プログラムメモリに格納されている命令を逐次
指定するアドレスを記憶するカウンタであり、ジャン
プ、コール、割込み、システムリセット等の命令実行の
流れが変化する時にデータバス30に乗せられているアド
レスを書込み信号WPCで取込む機能や初期設定指示手段
としての機能を有している。プログラムカウンタ52は、
例えば16ビット長で構成され、その出力が最下位ビット
PC0〜最上位ビットPC15となっている。出力信号S1は、
内部プログラムメモリ40の出力をデータバス30に乗せる
機能を有し、メモリ選択信号EMをインバータ40aで反転
させ、その反転信号とメモリ読出し信号RGとの論理積を
ANDゲート40bで取ることにより生成される。スタックポ
インタ53は、書込み信号WSによりデータバス30のデータ
を取込む機能を有している。

インストラクションレジスタ54は、内部プログラムメ
モリ40または外部メモリから読出された命令を書込み信
号WIによりデータバス30から取込む機能を有している。

PLA55は、レジスタ54に保持されている命令に基づ
き、マイコン内部の各回路を制御する信号群を出力する
機能を有している。アキュムレータ56とテンポラリレジ
スタ57は、各書込み信号WA,WTによりデータバス30から
データを取込み、データの一時格納に用いられるレジス
タである。ALU58は、アキュムレータ56とテンポラリレ
ジスタ57に保持されているデータの演算を行い、その演
算結果をデータバス30に出力する回路である。データポ
インタ59は、書込み信号WDによりデータバス30からデー
タを取込み、内部データメモリ41にアドレスを与える機
能を有している。

また、入出力部は、切換えポート部60、ポート２用の
入出力回路61、及びポート３用の入出力回路62で構成さ
れている。切換えポート部60は、入出力回路60a,60bを
有している。入出力回路60a,60bは、書込み信号WP0,WP1
によりデータバス30のデータを取込んでポート0,1へ出
力すると共に、ポート0,1に印加されている信号を読出
し信号S2,S3によりデータバス30に伝達する回路であ
る。読出し信号S2は、メモリ選択信号EMとメモリ読出し
信号RGの論理積をANDゲート60cで取り、そのANDゲート6
0cの出力、外部データメモリ読出し信号PR及びポート０
の読出し信号RPの論理和をオアゲート60dで取って生成
される信号である。

入出力回路60a,60bは、メモリ選択信号EMが“0"レベ
ルであるとポート0,1が入出力ポートとして機能する入
出力ポートモードに、“1"レベルであると外部メモリ用
のアドレス／データバスとして機能するアドレス／デー
タバスモードにそれぞれ切換わる回路である。

入出力回路61,62は、書込み信号WP2,WP3により、デー
タバス30のデータを取込んでポート2,3に出力すると共
に、ポート2,3に印加されている信号を読出し信号S4,S5
により、データバス30に伝達する回路である。

第４図は、第１図中のマイコンのメモリマップを示す
図である。

０〜0FFH番地には内部データメモリ41、100H〜0FFFH
番地には内部プログラムメモリ40、及び1000H〜0FFFFH
番地には外部メモリ領域がそれぞれ割付けられている。

第５図は、第１図中の内部プログラムメモリ40中の命
令の一つであるシステムリセット（RST）の命令コード
を示す図である。システムリセット命令は、第１図のマ
イコンをシステムリセットするための命令である。

第６図は、第１図の制御回路50内に設けられるメモリ
選択信号EMを生成するためのメモリ選択信号発生回路の
回路図である。

このメモリ選択信号発生回路は、制御手段であるメモ
リ選択信号制御部50aを有している。メモリ選択信号制
御部50aは、外部メモリを選択するための外部メモリ選
択命令として例えば“1"のデータを格納する保持手段で
あるラッチ回路50a−１、及び禁止手段である２入力AND
ゲート50a−２で構成されている。ラッチ回路50a−１の
データ入力端子Ｄには、データバス30の最下位ビットDB
0、ラッチ信号入力端子Ｌには書込み信号WF、リセット
端子Ｒにはリセット信号RT、及び出力端子ＱにはANDゲ
ート50a−２の一方の入力側がそれぞれ接続されてい
る。

さらに、ANDゲート50a−２の他方の入力側には、判断
手段である４入力ORゲート50bの出力側が、該ANDゲート
50a−２の出力側には、出力手段である３入力ORゲート5
0cの入力側がそれぞれ接続されている。ORゲート50bの
入力側にはプログラムカウンタ52の上位ビットであるPC
12〜15が接続され、ORゲート50cの入力側には、外部デ
ータメモリをアクセスする命令の実行時に“1"となるデ
ータ信号S6と、インバータ50dを介してメモリ選択入力
信号EAとが接続されている。そして、ORゲート50cの出
力側からメモリ選択信号EMが出力されるようになってい
る。

第７図は、第１図中の内部プログラムメモリ40の内部
構成例を示す回路図である。

この内部プログラムメモリ40は、アドレスデコーダ40
−１を有し、このアドレスデコーダ40−１には、命令記
憶用の記憶部40−２が接続されている。アドレスデコー
ダ40−１は、プログラムカウンタ52の下位12ビートであ
るPC0〜PC11のアドレスに対応する記憶部40−２のセル
を選択するためのデコーダである。記憶部40−２には、
初期設定実行手段であるシステムリセット手段40−３が
接続されている。システムリセット手段40−３は、選択
されたセルの出力側が入力側に接続された複数の２入力
ORゲート40−3a〜40−3hと、入力側がPC12〜PC15に接続
され出力側がORゲート40−3a〜40−3hの入力側に接続さ
れた４入力ORゲート40−3iとで、構成されている。そし
て、ORゲート40−3a〜40−3hの出力が内部プログラムメ
モリ40の出力となるように構成されている。

以上のように構成されるマイコンの動作（Ａ），
（Ｂ）を説明する。

（Ａ） メモリ選択入力信号EAの“0"時の動作 メモリ選択入力信号EAが“0"レベルであると、第６図
のインバータ50dの出力は“1"となり、メモリ選択信号E
Mは“1"となる。従って、ポート0,1は入出力回路60a,60
bにより外部メモリ用のアドレス／データバスとして機
能する。

外部プログラムメモリ読込み時のポート0,1、ストロ
ーブ信号AL、ストローブ信号RD、及びメモリ読出し信号
RGのタイミングチャートが第８図に示されている。この
図に示すように、ポート０からはPC0〜PC7が、ポート１
からはPC8〜PC15のアドレスがそれぞれ出力される。同
時に、ストローブ信号ALが“1"となり、ポート０から出
力されたアドレスを図示しない外部のラッチ回路に、該
ストローブ信号ALによりラッチさせる。ラッチ回路の出
力は、外部プログラムメモリへのアドレスの下位８ビッ
トとなる。

その後、ポート０はハイインピーダンス状態、ストロ
ーブ信号RDは“0"レベルとなり、外部プログラムメモリ
が読出され、データがポート０に印加される。さらに、
ストローブ信号RDと同期してメモリ読出し信号RGが“1"
となる。従って、第１図中のANDゲート60cの出力は“1"
になり、外部プログラムメモリのデータがデータバス30
に乗せられる。このようにして、外部プログラムメモリ
中の命令が逐次読出された後、レジスタ54を介してPLA5
5でデコードされ、実行される。

（Ｂ） メモリ選択入力信号EAの“1"時の動作 メモリ選択入力信号EAが“1"レベルになると、第６図
のインバータ50dの出力が“0"となる。さらに、リセッ
ト信号RTの“1"レベルにより、ラッチ回路50a−１はリ
セットされ、そのラッチ回路50a−１の出力が“0"とな
る。従って、ANDゲート50a−２の出力が“0"となり、メ
モリ選択信号EMも“0"となる。そして、入出力回路60a,
60bはメモリ選択信号EMにより、入出力ポートモードに
設定され、ポート0,1が入出力ポートとして使用でき
る。

システムリセットにより、第４図に示す内部プログラ
ムメモリ40の先頭番地となる100Hのデータがデータバス
30に乗せられ、書込み信号WPCによりプログラムカウン
タ52にセットされる。メモリ選択信号EMは“0"となって
いるため、メモリ読出し信号RGが出力されると、内部プ
ログラムメモリ40の出力が読出され、データバス30に乗
せられる。このようにして、内部プログラムメモリ40が
100Hから実行されていく。この場合、ノイズや電源の瞬
断等により、マイコンが暴走してプログラムカウンタ52
に外部メモリ領域のアドレスである1000H〜0FFFFHがセ
ットされると、次のように動作する。

第６図のORゲート50bには、プログラムカウンタ52の
上位４ビットであるPC12〜PC15が入力されているため、
該ORゲート50bの出力が“1"となる。しかし、ラッチ回
路50a−１の出力が“0"であるので、ANDゲート50a−２
の出力は“0"となり、ORゲート50cの出力であるメモリ
選択信号EMは“1"とならない。そのため、ポート0,1は
外部メモリ用のアドレス／データバスモードとはなら
ず、入出力ポートの機能を保持する。メモリ読出し信号
RGが“1"となると、内部プログラムメモリ40の出力がデ
ータバス30に乗せられる。

ここで、第７図のORゲート40−3iには、プログラムカ
ウンタ52の上位ビットであるPC12〜PC15が入力されてい
るので、該ORゲート40−3iの出力が“1"となる。即ち、
内部プログラムメモリ40の出力は0FFHとなり、データバ
ス30に乗せられ、書込み信号WIにより、レジスタ54に取
込まれシステムリセット命令として実行される。0FFHの
コードは第５図に示されるように、システムリセットを
行うシステムリセット命令の命令コードであり、マイコ
ンは初期化される。そして、内部プログラム命令を100H
から再び実行する。

また、外部プログラムメモリも実行できるようにする
ときは、外部メモリ選択命令により、ラッチ回路50a−
１に“1"を書込むようにする。この命令を実行すると、
データバス30の最下位ビットに“1"のデータが乗せられ
る。その後、ラッチ回路50a−１のラッチ信号入力端子
Ｌに書込み信号WFが与えられる。すると、ラッチ回路50
a−１に“1"が書込まれ、出力端子Ｑは“1"となる。命
令の実行により、プログラムカウンタ52のアドレスが外
部メモリ領域の番地となれば、ORゲート50bの出力が
“1"となり、ANDゲート50a−２の出力も“1"となるた
め、メモリ選択信号EMは“1"となる。従って、ポート0,
1は、外部メモリ用のアドレス／データバスモードに切
換えられて、外部プログラムメモリがアクセスされる。

本実施例では、次の（１），（２），（３）のような
利点を有している。

（１）内部プログラムメモリ40だけを使用する際には、
外部プログラムメモリのアクセスを禁止しておけば、マ
イコンが暴走して外部メモリ領域の番地がプログラムカ
ウンタ52にセットされても、外部プログラムメモリはア
クセスされない。この時、内部プログラムメモリ40のシ
ステムリセット手段40−３から出力されたシステムリセ
ットコードを命令として実行するため、マイコンは迅速
にシステムリセットされて正常動作に戻り、暴走状態を
最小限の時間にすることができる。

（２）命令のオペランドのアドレスまたはプログラムカ
ウンタ52のアドレスが外部メモリ領域の番地となったと
きに、ポート0,1が外部メモリ用のアドレス／データバ
スモードに切換わった場合、内部メモリのみで使用する
ときには、外部プログラムメモリのアクセスを禁止する
ことにより、マイコンが暴走してもポート0,1は、入出
力ポートモードのままであるため、ポート0,1を介して
接続されている外部デバイスに誤った情報を伝達するこ
とがない。

（３）メモリ選択信号EMは、ORゲート50bによるデータ
バス30にて転送されている情報が外部メモリへのアクセ
スを指示する情報か否かの判断結果と、メモリ選択信号
制御部50aにより保持されているメモリの選択情報とに
応じて生成される。このため、例えば、ワンチップマイ
コンが暴走して、内部プログラムメモリ40を選択してい
る状態にも拘らずデータバス30に外部メモリへのアクセ
スを指示する情報が転送されても、メモリ選択信号制御
部50aにより保持されているメモリの選択情報によりメ
モリ選択信号EMが変動しないようにすることができる。
また、逆に、メモリ選択信号制御部50aにより保持され
ているメモリの選択情報によって、データバス30に外部
メモリへのアクセスを指示する情報を転送することで、
内部プログラムメモリ40の選択状態から外部メモリ選択
状態とするためのメモリ選択信号EMの変動を自動的に行
うこともできる。このため、切換えポート部60のポート
0,1を入出力ポートとして維持して、該入出力ポートに
接続されている外部デバイスに誤った情報を転送するこ
とを効果的に防止すること、及び内部プログラムメモリ
選択状態から外部メモリ選択状態への自動的な移行を許
可することによる動作の高速化が選択的に可能となり、
より使い勝手の良いワンチップマイコンを提供すること
ができる。

なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。例えば、その変形例として次の（イ）
〜（ハ）のようなものがある。

（イ）上記実施例では、メモリ選択信号EMの“1"レベル
でポート0,1を外部メモリ用のアドレス／データバスモ
ードに切換え、メモリ選択信号EMの“0"レベルで入出力
ポートモードに切換えるように設定したが、その逆で、
メモリ選択信号EMの“0"レベルでポート0,1を外部メモ
リ用のアドレス／データバスモードに切換え、メモリ選
択信号EMの“1"レベルで入出力ポートモードに切換える
ような回路構成にしてもよい。

（ロ）上記実施例では、暴走状態の検出をプログラムカ
ウンタ52中のアドレスの上位４ビットであるPC12〜15を
用いて行ったが、これに限定されず、例えば、上記４ビ
ット以上のPC11〜15、または上位４ビット以下のPC13〜
15を用いてもよい。

（ハ）上記実施例では、保持手段をラッチ回路50a−１
で構成したが、これに限定されず、例えばメモリ等で構
成してもよい。

（発明の効果） 以上詳細に説明したように、本発明によれば、メモリ
選択信号を、判断手段による内部バスにて転送されてい
る情報が外部メモリへのアクセスを指示する情報か否か
の判断結果と、制御手段により保持されているメモリの
選択情報とに応じて生成している。このため、例えば、
ワンチップマイコンが暴走して、内部プログラムメモリ
を選択している状態にも拘らず内部バスに外部メモリへ
のアクセスを指示する情報が転送されても、制御手段に
より保持されているメモリの選択情報によりメモリ選択
信号が変動しないようにすることがきる。また、逆に、
制御手段により保持されているメモリの選択情報によっ
て、内部バスに外部メモリへのアクセスを指示する情報
を転送することで、内部プログラムメモリの選択状態か
ら外部メモリ選択状態とするためのメモリ選択信号の変
動を自動的に行うこともできる。このため、切換えポー
ト部の端子を入出力ポートとして維持して、該入出力ポ
ートに接続されている外部デバイスに誤った情報を転送
することを効果的に防止すること、及び内部プログラム
メモリ選択状態から外部メモリ選択状態への自動的な移
行を許可することによる動作の高速化が選択的に可能と
なり、より使い勝手の良いワンチップマイコンを提供す
ることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すワンチップマイコンの構
成ブロック図、第２図は従来のワンチップマイコンの構
成ブロック図、第３図は第２図のワンチップマイコン10
のメモリマップを示す図、第４図は第１図中のマイコン
のメモリマップを示す図、第５図は第１図中のシステム
リセット命令の命令コードを示す図、第６図はメモリ選
択信号発生回路の回路図、第７図は第１図中の内部プロ
グラムメモリ40の内部構成例を示す回路図、第８図は第
１図のタイミングチャートである。 30……データバス、40……内部プログラムメモリ、40−
３……システムリセット手段、50a……メモリ選択信号
制御部、50a−１……ラッチ回路、50a−２……ANDゲー
ト、50b,50c……ORゲート、52……プログラムカウン
タ、60……切換えポート部。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】メモリ選択信号に応答して、内蔵された内
   部プログラムメモリあるいは外部メモリのいずれか一方
   を選択し、該選択されたメモリに格納されている情報を
   読出すと共に、複数の端子を有する切換えポート部を、
   前記メモリ選択信号にて前記内部プログラムメモリを選
   択している際には該端子を入出力ポートとして使用可能
   とし、前記メモリ選択信号にて前記外部メモリを選択し
   ている際には該端子を該外部メモリとのアクセスのため
   に使用可能とするワンチップマイクロコンピュータにお
   いて、 内部バスにて転送されている情報が前記外部メモリへの
   アクセスを指示する情報か否かを判断する判断手段と、 メモリの選択情報を保持し、該保持した選択情報に応じ
   て前記判断手段の判断結果の転送を制御して出力する制
   御手段と、 前記制御手段の出力に応じて前記メモリ選択信号を出力
   する出力手段と、 を有することを特徴とするワンチップマイクロコンピュ
   ータ。
2. 【請求項２】前記内部プログラムメモリは、前記内部バ
   スに転送されている情報が前記外部メモリへのアクセス
   を指示する情報である時に、ワンチップマイクロコンピ
   ュータの初期設定を指示する情報を出力するものであ
   り、前記内部プログラムメモリの出力は前記メモリ選択
   信号に応じて制御されることを特徴とする請求項１記載
   のワンチップマイクロコンピュータ。
3. 【請求項３】前記外部メモリへのアクセスを指示する情
   報はアドレス情報であることを特徴とする請求項１また
   は２記載のワンチップマイクロコンピュータ。