JPH0131693B2 - - Google Patents
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- Publication number
- JPH0131693B2 JPH0131693B2 JP57133114A JP13311482A JPH0131693B2 JP H0131693 B2 JPH0131693 B2 JP H0131693B2 JP 57133114 A JP57133114 A JP 57133114A JP 13311482 A JP13311482 A JP 13311482A JP H0131693 B2 JPH0131693 B2 JP H0131693B2
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- JP
- Japan
- Prior art keywords
- pattern
- circuit
- bit
- reference pattern
- bit counting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000000034 method Methods 0.000 description 10
- 230000008676 import Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8512—Aligning
- H01L2224/85121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
- H01L2224/8513—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Image Processing (AREA)
- Wire Bonding (AREA)
- Image Analysis (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はパターンマツチングに用いる基準パタ
ーンを取り込む仕方を改良した基準パターン取り
込み方式に関する。
ーンを取り込む仕方を改良した基準パターン取り
込み方式に関する。
(2) 技術の背景
半導体IC等の組立てにおいてワイヤボンダが
用いられているが、このワイヤボンダによる半導
体ICのパツドへのワイヤのボンデイングに先立
つて、そのパツド位置を認識しなければならな
い。そのパツド位置の検出にはパターンマツチン
グ法が広く用いられている。パターンマツチング
法ではマスタサンプルから得られる基準パターン
を用いて被認識サンプル即ちICのパツドの認識
を行つているが、従来用いられている基準パター
ンの決め方に問題があつてパツドを誤認識してし
まうおそれがある。このような不具合を解決しう
る技術的手段の開発が待望されている。
用いられているが、このワイヤボンダによる半導
体ICのパツドへのワイヤのボンデイングに先立
つて、そのパツド位置を認識しなければならな
い。そのパツド位置の検出にはパターンマツチン
グ法が広く用いられている。パターンマツチング
法ではマスタサンプルから得られる基準パターン
を用いて被認識サンプル即ちICのパツドの認識
を行つているが、従来用いられている基準パター
ンの決め方に問題があつてパツドを誤認識してし
まうおそれがある。このような不具合を解決しう
る技術的手段の開発が待望されている。
(3) 従来技術と問題点
従来の基準パターン取り込み手法はオペレータ
が基準パターンとして取り込みたい領域内の白ビ
ツト、黒ビツトを目算して基準パターンを取り込
む如き手段を採つていた。この手法では基準パタ
ーン内の白ビツトと黒ビツトとの割合がどちらか
に偏つて基準パターンが取り込まれてしまうこと
があり、そのため被認識パターンであるICのパ
ツドの誤認識率が増え、問題となるという不具合
があつた。
が基準パターンとして取り込みたい領域内の白ビ
ツト、黒ビツトを目算して基準パターンを取り込
む如き手段を採つていた。この手法では基準パタ
ーン内の白ビツトと黒ビツトとの割合がどちらか
に偏つて基準パターンが取り込まれてしまうこと
があり、そのため被認識パターンであるICのパ
ツドの誤認識率が増え、問題となるという不具合
があつた。
(4) 発明の目的
本発明は上述したような従来技法の有する欠点
に鑑みて創案されたもので、その目的は誤認識率
を可及的に低め得る基準パターンを自動的に取り
込みうる基準パターン取り込み方式を提供するこ
とにある。
に鑑みて創案されたもので、その目的は誤認識率
を可及的に低め得る基準パターンを自動的に取り
込みうる基準パターン取り込み方式を提供するこ
とにある。
(5) 発明の構成
そして、この目的はマスタサンプルから基準パ
ターンを含む予め決められた領域を多値化して取
り込み、これに対しビツト計数窓を移動させなが
ら、該ビツト計数窓内の白ビツト数又は黒ビツト
数を計数し、その値が基準範囲を超えているなら
ばそのビツト計数窓内のパターンを基準パターン
とすることによつて達成される。
ターンを含む予め決められた領域を多値化して取
り込み、これに対しビツト計数窓を移動させなが
ら、該ビツト計数窓内の白ビツト数又は黒ビツト
数を計数し、その値が基準範囲を超えているなら
ばそのビツト計数窓内のパターンを基準パターン
とすることによつて達成される。
(6) 発明の実施例
以下、添付図面をを参照しながら、本発明の実
施例を説明する。
施例を説明する。
第１図は本発明を実施する１つの装置構成例を
示す。１は図示しないパターン入力系に接続され
たパターンメモリ回路で、該回路はスイツチ２を
介してビツト計数回路３又はパターン相関演算回
路４の一方の入力へ選択的に接続される。
示す。１は図示しないパターン入力系に接続され
たパターンメモリ回路で、該回路はスイツチ２を
介してビツト計数回路３又はパターン相関演算回
路４の一方の入力へ選択的に接続される。
ビツト計数回路３はビツト数比較回路５の一方
の入力へ接続され、回路５の他方の入力は基準範
囲設定回路６の出力へ接続されて本発明の特徴部
分が構成されている。
の入力へ接続され、回路５の他方の入力は基準範
囲設定回路６の出力へ接続されて本発明の特徴部
分が構成されている。
ビツト数比較回路５は基準パターン格納回路７
を介して複数基準パターンメモリ８へ接続されて
いる。メモリ８は基準パターンメモリ制御回路９
の制御の下に基準パターンメモリ回路１０へ接続
され、回路１０はパターン相関演算回路４の他方
の入力へ接続されている。
を介して複数基準パターンメモリ８へ接続されて
いる。メモリ８は基準パターンメモリ制御回路９
の制御の下に基準パターンメモリ回路１０へ接続
され、回路１０はパターン相関演算回路４の他方
の入力へ接続されている。
次に、上述した構成装置の動作を説明する。
図示しないパターン入力系からパターンメモリ
回路１へ入力された第２図の２−１に示す如きマ
スタサンプルからのＮ×Ｎのパターンの予め決め
られた位置、例えば第２図の２−１の左上から、
ｎ×ｎ（Ｎ＞ｎ）のビツト計数窓、例えば白ビツ
ト計数窓（第３図参照）を予め決められた方向、
例えば第２図の２−１では左から右へ走査する。
この走査はビツト計数回路３によつて生ぜしめら
れる。
回路１へ入力された第２図の２−１に示す如きマ
スタサンプルからのＮ×Ｎのパターンの予め決め
られた位置、例えば第２図の２−１の左上から、
ｎ×ｎ（Ｎ＞ｎ）のビツト計数窓、例えば白ビツ
ト計数窓（第３図参照）を予め決められた方向、
例えば第２図の２−１では左から右へ走査する。
この走査はビツト計数回路３によつて生ぜしめら
れる。
回路３により上述の如き走査が生ぜしめられ、
ビツト計数窓がＮ×Ｎのパターンから切り出され
ていくとき、その窓内に存在する白ビツト数がビ
ツト計数回路３で計数される。
ビツト計数窓がＮ×Ｎのパターンから切り出され
ていくとき、その窓内に存在する白ビツト数がビ
ツト計数回路３で計数される。
その白ビツト数が基準範囲設定回路６からの基
準範囲とビツト数比較回路５で比較される。
準範囲とビツト数比較回路５で比較される。
その結果、白ビツト数が基準範囲より大きいな
らば、基準パターン格納回路７が起動されて上述
の窓内のｎ×ｎのパターンを複数基準パターンメ
モリ８に格納する（第２図の２−２参照）。
らば、基準パターン格納回路７が起動されて上述
の窓内のｎ×ｎのパターンを複数基準パターンメ
モリ８に格納する（第２図の２−２参照）。
逆に、白ビツト数が基準範囲外であるならば、
上述格納動作は生ぜしめられない。
上述格納動作は生ぜしめられない。
このような動作がＮ×Ｎのパターンの全領域に
亘つて生ぜしめられる。即ち、Ｎ×Ｎパターンか
ら左から右へのビツト計数窓の１ビツトづゝのシ
フト、そしてそのシフトが最右端へ達したとき左
へ戻つて１ビツト下方へのビツト計数窓の移動
後、上述と同様の左から右へのシフトをＮ×Ｎの
パターン全域に生ぜしめつゝ、そのシフト動作毎
に、上述の計数、そして比較、その比較結果に従
つての基準パターンの予め決められたメモリ８記
憶位置への格納の各動作が生ぜしめられる。
亘つて生ぜしめられる。即ち、Ｎ×Ｎパターンか
ら左から右へのビツト計数窓の１ビツトづゝのシ
フト、そしてそのシフトが最右端へ達したとき左
へ戻つて１ビツト下方へのビツト計数窓の移動
後、上述と同様の左から右へのシフトをＮ×Ｎの
パターン全域に生ぜしめつゝ、そのシフト動作毎
に、上述の計数、そして比較、その比較結果に従
つての基準パターンの予め決められたメモリ８記
憶位置への格納の各動作が生ぜしめられる。
このように、基準パターンの格納に当つて、最
も適切と考えられる白ビツトと黒ビツトとの割合
を定量的に設定し、その設定の下でマスタサンプ
ルのパターンから基準パターンを自動的に取り込
みうるので、次に述べる被認識サンプルについて
のパターンマツチングにおける誤認識率を可及的
に低減させることが出来る。
も適切と考えられる白ビツトと黒ビツトとの割合
を定量的に設定し、その設定の下でマスタサンプ
ルのパターンから基準パターンを自動的に取り込
みうるので、次に述べる被認識サンプルについて
のパターンマツチングにおける誤認識率を可及的
に低減させることが出来る。
そのパターンマツチングは従来公知の方式によ
つて行われる。即ち、メモリ８から基準パターン
メモリ制御回路９の制御の下に基準パターンメモ
リ回路１０へ読み出された基準パターンと、上述
と同様に左から右へ１ビツトづゝｎ×ｎの検出窓
をシフトさせつゝ最右端までいき、次いで１ビツ
ト下方へ検出窓を移動させて左から右へ検出窓を
シフトさせる動作の下に、被認識サンプルからパ
ターンメモリ回路１へ入力されたＮ×Ｎのパター
ンから切り出されるｎ×ｎのパターンとが順次
に、パターン相関演算回路４で相関演算されて被
認識パターンの認識に供される。
つて行われる。即ち、メモリ８から基準パターン
メモリ制御回路９の制御の下に基準パターンメモ
リ回路１０へ読み出された基準パターンと、上述
と同様に左から右へ１ビツトづゝｎ×ｎの検出窓
をシフトさせつゝ最右端までいき、次いで１ビツ
ト下方へ検出窓を移動させて左から右へ検出窓を
シフトさせる動作の下に、被認識サンプルからパ
ターンメモリ回路１へ入力されたＮ×Ｎのパター
ンから切り出されるｎ×ｎのパターンとが順次
に、パターン相関演算回路４で相関演算されて被
認識パターンの認識に供される。
上記実施例においては、ビツト計数窓として白
ビツト計数窓を用いる例について説明したが、ビ
ツト計数窓として黒ビツト計数窓を用いるように
構成することも出来る。この場合、それに応じて
基準値設定回路６の基準範囲の変更も必要になる
ことは言うまでもない。さらに、パターンは、２
値化だけでなく多値化されたものも含むことは言
うまでもない。
ビツト計数窓を用いる例について説明したが、ビ
ツト計数窓として黒ビツト計数窓を用いるように
構成することも出来る。この場合、それに応じて
基準値設定回路６の基準範囲の変更も必要になる
ことは言うまでもない。さらに、パターンは、２
値化だけでなく多値化されたものも含むことは言
うまでもない。
(7) 発明の効果
以上述べたように、本発明によれば、白ビツト
と黒ビツトとの割合の適正値を定量的に設定しう
るので、それにより自動的に取り込まれた基準パ
ターンは被認識サンプルからの被認識パターンを
比較的に高い認識率で認識するのを可能にする等
の効果が得られる。
と黒ビツトとの割合の適正値を定量的に設定しう
るので、それにより自動的に取り込まれた基準パ
ターンは被認識サンプルからの被認識パターンを
比較的に高い認識率で認識するのを可能にする等
の効果が得られる。
第１図は本発明の一実施例を示す図、第２図及
び第３図は第１図実施例の動作説明に用いる図で
ある。 図中、１はパターンメモリ回路、２はスイツ
チ、３はビツト計数回路、５はビツト数比較回
路、６は基準範囲設定回路、７は基準パターン格
納回路、８は複数基準パターンメモリである。
び第３図は第１図実施例の動作説明に用いる図で
ある。 図中、１はパターンメモリ回路、２はスイツ
チ、３はビツト計数回路、５はビツト数比較回
路、６は基準範囲設定回路、７は基準パターン格
納回路、８は複数基準パターンメモリである。
Claims (1)
- １ マスタサンプルから基準パターンを含む予め
決められた領域を多値化して取り込み、これに対
しビツト計数窓を移動させながら、該ビツト計数
窓内の白ビツト数又は黒ビツト数を計数し、その
値が基準範囲を超えているならば、そのビツト計
数窓内のパターンを基準パターンとして取り込む
ことを特徴とする基準パターン取り込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133114A JPS5923536A (ja) | 1982-07-30 | 1982-07-30 | 基準パタ−ン取り込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133114A JPS5923536A (ja) | 1982-07-30 | 1982-07-30 | 基準パタ−ン取り込み方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923536A JPS5923536A (ja) | 1984-02-07 |
| JPH0131693B2 true JPH0131693B2 (ja) | 1989-06-27 |
Family
ID=15097124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133114A Granted JPS5923536A (ja) | 1982-07-30 | 1982-07-30 | 基準パタ−ン取り込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923536A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0754549B2 (ja) * | 1984-09-19 | 1995-06-07 | 株式会社日立製作所 | パターンマッチング用標準パターンの作成方法 |
| JP3870867B2 (ja) | 2002-07-19 | 2007-01-24 | 東洋製罐株式会社 | 熱可塑性樹脂容器の製造方法 |
-
1982
- 1982-07-30 JP JP57133114A patent/JPS5923536A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5923536A (ja) | 1984-02-07 |
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