JPS5923536A - 基準パタ−ン取り込み方式 - Google Patents
基準パタ−ン取り込み方式Info
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- JPS5923536A JPS5923536A JP57133114A JP13311482A JPS5923536A JP S5923536 A JPS5923536 A JP S5923536A JP 57133114 A JP57133114 A JP 57133114A JP 13311482 A JP13311482 A JP 13311482A JP S5923536 A JPS5923536 A JP S5923536A
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/8512—Aligning
- H01L2224/85121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
- H01L2224/8513—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Image Processing (AREA)
- Wire Bonding (AREA)
- Image Analysis (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（］）１１発の技術分野
本発明はパターンマツチングに用いる基準パターンを取
シ込む仕方を改良した基準パターン取シ込み方式に関す
る。
シ込む仕方を改良した基準パターン取シ込み方式に関す
る。
（２）、技術の背景
半梼体ＩＣ等の組立てにおいてワイヤボンダが用いられ
ているが、そのワイヤボンダによる半３Ｍ、体ＩＣのパ
ッドへのワイヤのボンディングに先立って、そのパッド
位置上認識しなければならない。そのパッド位置の検出
にはノくクーンマッチング法が広く用いられている。ノ
くクーンマッチング法ではマスクサンプルから得られる
基準パターンを用いて被認識サンプル即ちＩＣのパッド
のＵ、 Ｐｔｋ ’に行っているが、従来用いられてい
る基準パターンの決め方に開閉があってノくラドを誤認
識してしまうおそれがある。このような不具合を解決し
うる技術的手段の開発が待望されている。
ているが、そのワイヤボンダによる半３Ｍ、体ＩＣのパ
ッドへのワイヤのボンディングに先立って、そのパッド
位置上認識しなければならない。そのパッド位置の検出
にはノくクーンマッチング法が広く用いられている。ノ
くクーンマッチング法ではマスクサンプルから得られる
基準パターンを用いて被認識サンプル即ちＩＣのパッド
のＵ、 Ｐｔｋ ’に行っているが、従来用いられてい
る基準パターンの決め方に開閉があってノくラドを誤認
識してしまうおそれがある。このような不具合を解決し
うる技術的手段の開発が待望されている。
（３）、従来技術と問題点
従来の基準パターン取シ込み手法はオペレータが基準パ
ターンとして取シ込みたい領域内の白ビット、黒ビット
を目算して＋準パターンを取り込む如き手段金採ってい
た。この手法では基準パターン内の白ビットと黒ビット
との割合がどちらかに偏って基準パターンが取す込１れ
てしまうことがあシ、そのため被認識パターンである１
、Ｃのパッドの誤認識率が増え＼問題となるという不具
合があった。
ターンとして取シ込みたい領域内の白ビット、黒ビット
を目算して＋準パターンを取り込む如き手段金採ってい
た。この手法では基準パターン内の白ビットと黒ビット
との割合がどちらかに偏って基準パターンが取す込１れ
てしまうことがあシ、そのため被認識パターンである１
、Ｃのパッドの誤認識率が増え＼問題となるという不具
合があった。
（４）１発明の目的
本発明は上述したような従来技法の有する欠点に鑑みて
創案されたもので、その目的は誤認識率を可及的に低め
得る基準ノくターン？自動的に取や込みうる基準パター
ン取ｐ込み方式を提供することにある。
創案されたもので、その目的は誤認識率を可及的に低め
得る基準ノくターン？自動的に取や込みうる基準パター
ン取ｐ込み方式を提供することにある。
（５）８発明の（１り成
ソシて、この目的はマスターリンプルから基準バタτン
を含む予め決められた領域を多値化して取り込み、これ
に対しピッ）Ｍｌｌ数ケ移動させながら、該ピッ）ＩＩ
数窓内の白ピット数又は黒ビット数を計数し、その値が
基準範囲を超えているならばそのピット組数部内のパタ
ーンを；ｌ占ン（ｌｊパターンとすることによって達成
される。
を含む予め決められた領域を多値化して取り込み、これ
に対しピッ）Ｍｌｌ数ケ移動させながら、該ピッ）ＩＩ
数窓内の白ピット数又は黒ビット数を計数し、その値が
基準範囲を超えているならばそのピット組数部内のパタ
ーンを；ｌ占ン（ｌｊパターンとすることによって達成
される。
（６）１発明の実施例
以下、添付図面′！ｉ：参照しながら、本発明の詳細な
説明する。
説明する。
第１図は本発明を実施する１つの装ｆ〜−栖゛成例會示
す。１は図示しないパターン入力系に接続されたパター
ンメモリ回路で、該回路を」、スイッチ２ケ介してビッ
ト劃数回路３又はパターン相関演３へ１回路４の一方の
入力へ選択的に接続される。
す。１は図示しないパターン入力系に接続されたパター
ンメモリ回路で、該回路を」、スイッチ２ケ介してビッ
ト劃数回路３又はパターン相関演３へ１回路４の一方の
入力へ選択的に接続される。
ビット剖数１ｉｆｉ回路３はビット数比較回路５の一力
の入力へ接続され、回路５の他力の入力は基準範囲設定
回路６の出力へ接続されて本発明の特徴部分が構成され
ている。
の入力へ接続され、回路５の他力の入力は基準範囲設定
回路６の出力へ接続されて本発明の特徴部分が構成され
ている。
ビット数比較回路５は基準パターン格納回路７を介して
複数基準パターンメモリ８へ接続さノもている。メモリ
８は基準パターンメモリ制御回路９の制御の下に基準パ
ターンメモリ回路１０へ接続され、回路１０はバクーン
相関演初回路４の他方の入力へ接続されている。
複数基準パターンメモリ８へ接続さノもている。メモリ
８は基準パターンメモリ制御回路９の制御の下に基準パ
ターンメモリ回路１０へ接続され、回路１０はバクーン
相関演初回路４の他方の入力へ接続されている。
次に、上述した構成装置の１５１１作を説明する。
１１示しないパターン入力系からパターンメモリ回路１
へ入力された第２図の（２−１）に示す如きマスタラン
プルからのＮＸＮのパターンの予め決められた位置、例
えば第２図の（２−１）の左上から、ｎ ｘ ｎ （Ｎ
） ｎ ）のビット言１数窓、例えば白ピッ） ［数
ケ（第３図参ｆｌ（（）を予め決められた方向、例え（
」：第２図の（２−１）”１１、左から右へ走査する。
へ入力された第２図の（２−１）に示す如きマスタラン
プルからのＮＸＮのパターンの予め決められた位置、例
えば第２図の（２−１）の左上から、ｎ ｘ ｎ （Ｎ
） ｎ ）のビット言１数窓、例えば白ピッ） ［数
ケ（第３図参ｆｌ（（）を予め決められた方向、例え（
」：第２図の（２−１）”１１、左から右へ走査する。
この走査−はピッ）！！１数回数回路上って牛ぜしめら
れる。
れる。
回路３により上述の如き走査が生ぜしめられ、ビット引
数窓がＮＸＮのパターンから切り出されていくとき、そ
の窓内に存在する白ビツト数がビット計数回路３て５１
数婆れる。
数窓がＮＸＮのパターンから切り出されていくとき、そ
の窓内に存在する白ビツト数がビット計数回路３て５１
数婆れる。
その白ビット敬が基準＠！５囲設定回路６からの基準範
囲とビット数比較回路５で比較される。
囲とビット数比較回路５で比較される。
その結果、白ビツト数が基準範囲より太きいならば、基
準パターン格納回路７が起動されて上述の窓内のｎｘｎ
のパターンを複数基準ノくターンメモリ８に格納する（
第２図の（２−２）参照）。
準パターン格納回路７が起動されて上述の窓内のｎｘｎ
のパターンを複数基準ノくターンメモリ８に格納する（
第２図の（２−２）参照）。
逆に、白ビツト数が基準範囲外であるならば、−）二連
格納動作は牛ぜしめられない。
格納動作は牛ぜしめられない。
このような動作がＮＸＮのパターンの全領域に亘って牛
ぜしめられる。即ち、ＮｘＮパターンから左から右への
ピッ）Ｍｌｌ数ケ１ピツトづ＼のシフト、ぞしてそのシ
フトが最右端へ達したとき左へ戻って１ビツト下方への
ビット開数窓の移ｍυ後、上述ど同様の左から右へのシ
フト’１ＮＸＮのパターン全域にｄτぜしめつ＼、その
シフト動作毎に、上述のｎｉ数、そして比較、その比較
結果に従っての基準パターンの予め決められたメモリ８
記憶位鮪への格納の各動作が牛ぜしめられる。
ぜしめられる。即ち、ＮｘＮパターンから左から右への
ピッ）Ｍｌｌ数ケ１ピツトづ＼のシフト、ぞしてそのシ
フトが最右端へ達したとき左へ戻って１ビツト下方への
ビット開数窓の移ｍυ後、上述ど同様の左から右へのシ
フト’１ＮＸＮのパターン全域にｄτぜしめつ＼、その
シフト動作毎に、上述のｎｉ数、そして比較、その比較
結果に従っての基準パターンの予め決められたメモリ８
記憶位鮪への格納の各動作が牛ぜしめられる。
このように、基準パターンの格納に肖って、最も適切と
考えられる白ビットと黒ビットとの割合金定°Ｈ″ｒ的
に設定し、その設定の下でマスタランプルのパターンか
ら基準パターン全自動的に取υ込みうるので、次に述べ
る被認識ザンプルについてのパターンマツチングにおけ
る誤認識率を可及的に低減させることが出来る。
考えられる白ビットと黒ビットとの割合金定°Ｈ″ｒ的
に設定し、その設定の下でマスタランプルのパターンか
ら基準パターン全自動的に取υ込みうるので、次に述べ
る被認識ザンプルについてのパターンマツチングにおけ
る誤認識率を可及的に低減させることが出来る。
そのパターンマツチングは従来公知の方式によって行わ
れる。即ち、メモリ８から基準パターンメモリ１ｌｊｌ
Ｊ御回路９の制御の下に基ｆ（１１パタ一ンメモリ回路
１０へ読み出された基準パターンと、上述と同様に左か
ら右へ１ビツトづ＼ｎ×ｎの検出窓をシフトさせつ＼最
右端壕でいき、次いで１ビツト下カへ検出窓を移ＩＩノ
させて左から右へ検出窓をシフトさせる動作の下に、被
認識ザングルからパターンメモリ回路１へ入力さｆ’Ｌ
７′ｉ１１．Ｎ Ｘ Ｎのパターンから切υ出される
ｎｘｎのパターンとが順次に、パターン相関演η回路４
で４１１関演詩されで被ｉ１Ｘ識バクーンの認識に供さ
れる。
れる。即ち、メモリ８から基準パターンメモリ１ｌｊｌ
Ｊ御回路９の制御の下に基ｆ（１１パタ一ンメモリ回路
１０へ読み出された基準パターンと、上述と同様に左か
ら右へ１ビツトづ＼ｎ×ｎの検出窓をシフトさせつ＼最
右端壕でいき、次いで１ビツト下カへ検出窓を移ＩＩノ
させて左から右へ検出窓をシフトさせる動作の下に、被
認識ザングルからパターンメモリ回路１へ入力さｆ’Ｌ
７′ｉ１１．Ｎ Ｘ Ｎのパターンから切υ出される
ｎｘｎのパターンとが順次に、パターン相関演η回路４
で４１１関演詩されで被ｉ１Ｘ識バクーンの認識に供さ
れる。
上記実施例においてＱ」−、ビット１″数官として白ピ
ッ）Ｎｌｌ数音用いる例について説明したが、ビット劃
数窓として黒ピッＩ−帽数窓を用いるように構成するこ
とも出来る。この場合、それにＬＬ、、じて基準値設定
回路６の基準１ｉｌｌ ［Ｊｌｉのり更も心火になるこ
とは青う寸でもない。さらに、）、くターンｅｊ１．２
値化だけでなく多値化されたものも含むことは旨う甘で
もない。
ッ）Ｎｌｌ数音用いる例について説明したが、ビット劃
数窓として黒ピッＩ−帽数窓を用いるように構成するこ
とも出来る。この場合、それにＬＬ、、じて基準値設定
回路６の基準１ｉｌｌ ［Ｊｌｉのり更も心火になるこ
とは青う寸でもない。さらに、）、くターンｅｊ１．２
値化だけでなく多値化されたものも含むことは旨う甘で
もない。
（力１発明の効果
以」二述べたように、本発明によれは、白ビットと黒ビ
ットとの割合の適正倫會定衛的に設定しうるので、そｉ
ｚにより自動的に取υ込まれた基準パターンは被認識ザ
ンプルからの被認識パターンを比較的に高い認識率で認
識するのを百１能に−する等の効果が得られる。
ットとの割合の適正倫會定衛的に設定しうるので、そｉ
ｚにより自動的に取υ込まれた基準パターンは被認識ザ
ンプルからの被認識パターンを比較的に高い認識率で認
識するのを百１能に−する等の効果が得られる。
第１図り本発明の一実施例を示す図、第２図１及び第３
図は第１図実施例の動作説明に用いる図１である。 図中、１はパターンメモリ回路、２はスイッチ、３はピ
ッ）ｆｉｔ数回路、５はビット数比較回路、６は＾；鵡
範、囲設定回路、７は基準ノくターン格納回Ｗ名、８は
枠数基準パターンメモリである。 特１ｔ’ｌ−出願人 富士通株式会社 第１図 第２図
図は第１図実施例の動作説明に用いる図１である。 図中、１はパターンメモリ回路、２はスイッチ、３はピ
ッ）ｆｉｔ数回路、５はビット数比較回路、６は＾；鵡
範、囲設定回路、７は基準ノくターン格納回Ｗ名、８は
枠数基準パターンメモリである。 特１ｔ’ｌ−出願人 富士通株式会社 第１図 第２図
Claims (1)
- マスクサンプルから基準パターンを含む予め決められた
領域を多値化して取シ込み、これに対しピット帽数窓全
移動させながら、該ビット計数窓内の白ピット数又は黒
ビット数を削′数し、その値が基準範囲ケ超えているな
らば、そのビット引数窓内のパターンを基準パターンと
して取シ込むことを％徴とする基準パターン取シ込み方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133114A JPS5923536A (ja) | 1982-07-30 | 1982-07-30 | 基準パタ−ン取り込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133114A JPS5923536A (ja) | 1982-07-30 | 1982-07-30 | 基準パタ−ン取り込み方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923536A true JPS5923536A (ja) | 1984-02-07 |
| JPH0131693B2 JPH0131693B2 (ja) | 1989-06-27 |
Family
ID=15097124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133114A Granted JPS5923536A (ja) | 1982-07-30 | 1982-07-30 | 基準パタ−ン取り込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923536A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174082A (ja) * | 1984-09-19 | 1986-04-16 | Hitachi Ltd | パタ−ンマツチング用標準パタ−ンの作成方法 |
| US7582249B2 (en) | 2002-07-19 | 2009-09-01 | Toyo Seikan Kaisha Ltd. | Method of manufacturing thermoplastic resin container |
-
1982
- 1982-07-30 JP JP57133114A patent/JPS5923536A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174082A (ja) * | 1984-09-19 | 1986-04-16 | Hitachi Ltd | パタ−ンマツチング用標準パタ−ンの作成方法 |
| US7582249B2 (en) | 2002-07-19 | 2009-09-01 | Toyo Seikan Kaisha Ltd. | Method of manufacturing thermoplastic resin container |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0131693B2 (ja) | 1989-06-27 |
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