JPH01310445A - 並列演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野］ 本発明は、コマンド発生用ノＪウンタと、それから出力
されるカウント出力にもとずき、それが出力されるｆσ
に、順次予定のコマンドを出力するコマンド発生回路と
、それから出力されるコマンドにもとずき、それが出力
される毎に、それにもとずく演算動作をそれぞれ実行す
る複数の演算器とを有する並列演算処理装置に関する。 【従来の技術ゴ 従来、コマンド発生用カウンタと、それから出力される
カウント出力にもとずき、それが出力される毎に、順次
予定のコマンドを出力するコマンド発生回路と、それか
ら出力されるコマンドにもとずき、それが出力される毎
に、それにもとすく演算動作をそれぞれ実行する複数ｎ
個の演算器Ｐ　１Ｐ２・・・・・・・・・Ｐ、と、それ
ら視数の演算器Ｐ　、Ｐ２・・・・・・・・・Ｐｏに対
応して設置 けられた複数ｎ個の繰返し用カウンタＣ１、Ｃ２・・・
・・・・・・ｃｏとを有し、そして、演算３Ｐ。 （ｉ＝１．２・・・・・・・・・ｎ）が、繰返し用カウ
ンタＣ１からのカウント出力にもとすぎ制御されて、コ
マンド発生回路から出方されるコマンドにもとずく上述
した演算動作を、繰返し用カウンタＣ・に予め設定され
ている１以上の数Ｑｉの回着 数だけ、繰返し実行する手段を有する、という並列演算
処理装置が提案されている。 【発明を解決するための課題】 しかしながら、このような並列演算処理装置の場合、演
算器Ｐ、において、上述した演算動作を、演ロ器Ｐ、自
身が予定の満足条件を満足するまで、繰返し実行させる
ことができないか、できるとしてし大きな困難を伴わな
い限りできない、という欠点を右していた。 よって、本発明は、上述した欠点のない、新規な並列演
算処理装置を提案ぜ／υとづるものである。 【課題を解決するための手段１ 本発明による並列演算処理装置は、従来の並列演算処理
装置の場合と同様に、コマンド発生用カウンタと、上記
コマンド発生用カウンタから出力されるコマンド発生用
カウント出力にもとずき、それが出力される毎に、順次
予定のコマンドを出力するコマンド発生回路と、上記コ
マンド発生回路から出力されるコマンドにもとずき、そ
れが出力される毎に、そのコマンドにもとずく演算動作
をそれぞれ実行する複数ｎ個の演算器Ｐ、Ｐ２・・・・
・・・・・Ｐ、とを有する。 しかしながら、本発明による並列演算処理装置は、上記
演免器Ｐ１〜Ｐｏを制御する演算器制御手段と、−［記
コマンド発生用カウンタを制御するコマンド発生用カウ
ンタ制御手段とを有する。 また、本発明による並列演算処理３Ａ置の場合、上記演
１ｉ３Ｐ・　（ｉ＝１．２・・・・・・・・・ｎ）が、
上■ 記コマンド発生回路から出力されるコマンドにもとずく
上記演算動作を、上記コマンドが出力される毎に、上記
演算器Ｐ・白身が予定の内部「 設定条件を満足するまで繰返し実行し、且つ上記演算器
Ｐ・自身が予定の内部設定条件を満足したとき、そのこ
とを表しているフラグＦ、を出力する手段を右する。 また、上記演０器制御手段が、上記演蜂器Ｐ１から出ツ
ノされる上記フラグＦ、にもとずき、それが出力されれ
ば、演算器Ｐｉを、それが演ｒ［動作停止状態になるよ
うに制御する手段を右する。 さらに、上記コマンド発生用カウンタ制御手段は、上記
複数の演算器Ｐ　、Ｐ２・・・・・・・・・Ｐ。 からそれぞれ出力される上記フラグＦ　、Ｆ２・・・・
・・・・・Ｆｏにもとずき、それらが全て出力され終れ
ば、上記コマンド発生用カウンタを、それがカラン１−
動作するように制御する手段を右する。 【作用・効果］ 本発明による並列演算処理装置によれば、簡単な構成で
、演算器Ｐ、において、コマンド発生回路から出力され
るコマンド毎に、ぞのコマンドにもとずく演ｔ）動作を
、演算器Ｐ・白身が予定の設定条件を満足するまで、繰
返し実行さけることが容易にできる。 【実施例］ 次に、第１図を伴って本発明による並列演算処理装置の
実施例をｊ４べよう。 第１図に示す本発明による並列演算処理装置は、従来の
並列演算処理装置におけると同様に、コマンド発生用カ
ウンターと、そのコマンド発生用カウンタから出力され
るコマンド発生用カウント・出力Ｋにもとずき、それが
出力される毎に、順次予定のコマンドＣを出力するコマ
ンド発生回路２と、そのコマンド発生回路２から出力さ
れるコマンドＣにもとずき、それが出力される毎に、そ
のコマンドＣにもとずく演算動作をそれぞれ実行する複
数ｎ個の演算器Ｐ　　、Ｐ２・・・・・・・・・Ｐ　（
ただし、以下、簡単のため、ｎ一４として述べる）とを
有する。 しかしながら、本発明による並列演の処理装置の実施例
においては、演算器Ｐ１〜Ｐ、を制御する演算器制御手
段３と、コマンド発生用カウンタを制御するコマンド発
生用カウンタ制御手段４とを有する。 そして、演算器Ｐ・　（ｉ−１，２・・・・・・・・・
ｎ（−４））が、コマンド発生回路２から出力されるコ
マンドＣにもとずく演算動作を、コマンドＣが出力され
る毎に、ａｔｔ算；ｘｐ、白身が予定の内部設定条件を
満足するまで繰返し実行し、且つ演Ｆｉ器Ｐ・自身が予
定の内部設定条件を満足したとき、そのことを「１」及
び「０」の２値表示の「１」で表しているフラグＦ、を
出力する。 また、演ｐ器Ｐ・は、後述する演咋器制陣手段３のゲー
ト回路Ｇ、からクロックパルスＣＬが供給されなくなれ
ば、演算動作を停止する。 また、演算器制御手段３が、演算器Ｐ１、Ｆ２、Ｆ３及
びＦ４（−０）にそれぞれ対応し且つ例えば１ビツトで
構成されているフラグメモリＭ、Ｍ　　、Ｍ　　及びＭ
　　　と、演算器Ｐ１．１　　２　　３　　　４（−ｎ
） Ｆ２、Ｐ　及びＰ　　　１及びフラグメモリＭ３　　　
　　４（＝ｎ） 、Ｍ　　、Ｍ　　及びＭ４（ヨ。）にそれぞれ対応し且
つ例えば否定入力端ど内定入力端とを右するアンド回路
構成のゲート回路Ｇ　１Ｇ２、Ｇ３及びＧ　　　と、フ
ラグメモリＭ、Ｍ２、Ｍｌｌ（＝ｎ）　　　　　　　　
　　　　　　　　１３及びＭ４（＝ｎ）に対応している
複数４　（＝ｎ）個の入力端を有するアンド回路５とを
合んで構成されている。 この場合、フラグメモリＭ・は、演算器Ｐ。 からフラグＦ１を、それが出力される毎に、記憶し、ま
たそれをフラグＦ・′、及びＦ・″として出ツノし、さ
らにアンド回路５から出力されるパルスによってリセッ
トされる。 また、ゲート回路Ｇ、は、否定入力端にフラグメモリＭ
・から出力されるフラグＦ、／を受け、また、内定入力
端にクロックパルス発生回路６からのクロックパルスＣ
Ｌを受け、フラグＦｉ′が２値表示で「０」である場合
、クロックパルスＣＬを、演算器Ｐ・に出力するが、フ
ラグＦ・′が２ｆ１表示で「１」である場合、り０ツク
パルスＣＬを出力しない。 さらに、アンド回路５は、複数４（＝ｎ＞個の入力端に
フラグメモリＭ　　、Ｍ　　、Ｍ３及び〜’４（＝ｎ）
からそれぞれ出力されるフラグＦ１″、Ｆ　　′ｌ　、
、・１１１１１１　・・、　Ｆ　４．、）ｎを受け、そ
れらフラグＦ　１　”　、Ｆ２−＝−−−−−Ｆ４（＝
ｎ）　“ノ全てが２値表示で「１」をとる場合、パルス
を、コマンド発生用カウンタ制御手段４の後述するゲー
ト回路７に全演算器動作終了表示パルスＢＰとして出力
し、■つフラグメモリＭ　　−Ｍ　　　　の全１　　４
（＝ｎ） てにリセットパルスＲＰとして出力する。 また、コマンド発生用カウンタ１ｉｌＪ御手段４が、上
述したフラグメモリＭ　　−Ｍ　　　　と、上述１　　
４（＝ｎ） したアンド回路５と、２つの入力端を有するアンド回路
構成のゲート回路７とを含んで構成されている。 この場合、グー１〜回路７は、一方の入力端にアンド回
路５から出力される全演算器動作終了パルスＢＰを受【
ノ、他方の入力端にクロックパルス発生回路６からのク
ロックパルスＣＬを受（プ、全演算器動作終了パルスＢ
Ｐが得られているどき、クロックパルスＣＬを、コマン
ド発生用カウンタ１に出力する。 以上が、本発明による並列演算処理装置の実施例の構成
である。 このような構成を有する本発明による並列演算処理装置
によれば、まず、コマンド発生回路２から、予定のコマ
ンドが、演算器Ｐ１〜Ｐ、（ヨ４）の全てに向けて出力
されることによって、演算器Ｐ　　−Ｐ　　　　の全て
が、コマンド発生ｉ　　　ｎ（＝４） 回路２からのコマンドＣにもとずく同じ演算動作を同時
に開始する。 そして、演算器Ｐ、が、コマンドＣにもとずく部枠動作
を、演算器Ｐ・自身が予定の設定条件を満足するまで繰
返し実行し、且つ演算器Ｐ・自身が予定の設定条件を満
足したとき、そのことを表すフラグＦ・を、「１」及び
「０」をとる２値表示の「１」で出力する。 このフラグＦ・は、フラグメモリＭ、に記憶■ され、一方、このフラグメモリＭ、から、いま記憶され
たフラグＦ・が、フラグＦ　、　ｌ　として出力され、
それが、ゲート回路Ｇ１に与えられる。 このため、ゲート回路Ｇ・から、演算器Ｐｉにいままで
出力させていたクロックパルス発生回路６からのクロッ
クパルスＣＬが、出力されなくなり、演算器Ｐｉが、演
算動作停止状態になる。 以上のようにして、演ｔ７′Ｊ！ＡＰ　　−ｐｎ（＝４
．の全てが演痺動作停止状態になる。 このように演算器Ｐ　　−Ｐ　　　　の全てが演１　　
　ｎ（・４） 算動作停止状態になれば、フラグメモリＭ１、Ｍ２、Ｍ
３及びＭ。（２４）の全てが、それぞれフラグＦ　　、
Ｆ　　、Ｆ　　及びＦ４を、２１ｆｉ表示の「１」で記
憶した状態になり、よって、フラグメモリＦ　　、Ｆ　
　、Ｆ　　及びＦ　　　の全てか１　　２　　３　　　
　ｎ（＝４） ら、フラグＦ　ＳＦ２、Ｆ　及びＦ。（２４）をそれぞ
れフラグＦ　　ｌ／、Ｆ　　／ｌ、Ｆ　　ｒｒ及びＦ。 （＝４）”としてアンド回路４に出力している状態にな
る。このため、アンド回路４から、仝演樟器演算動作停
止表示出力ＢＰが、ゲート回路７に、２ＩＩＩＩ表示の
「１Ｊで出力される。 このため、ゲート回路７を、クロックパルス発生回路６
からのクロックパルスＣＬが通り、そのクロックパルス
ＣＬが、コマンド発生用カウンターに出力される。 一方、アンド回路５から得られるパルスが、リセットパ
ルスＲＰとして、フラグメモリＭ１〜Ｍ　　　の全てに
出力されるので、それらフｎ（＝４） ラグメモリＭ”　Ｍｎ（＝４）が、リセットされる。 このため、コマンド発生用カウンタ２が、クロックパル
スＧＫを１つだけカウントし、【のカウンタ出力を、新
たなカウント出力にとしてコマンド発生回路２に出力す
る。 よって、コマンド発生回路２から、コマンドＣが、再度
、同じまたは異なる内容で、演算器Ｐ　　−Ｐ　　　　
に出力され、以下、上述したのＩ　　　ｎ（＝４） に準じた動作を行う。 上述したところから明らかなように、第１図に示す本発
明による並列演算処理装置によれば、簡易な構成で、演
算器Ｐｉにおいて、コマンド発生回路２から出力される
コマンドＣ毎に、そのコマンドＣにもとずく演算動作を
、演算器Ｐ・自身が予定の設定条件を満足するまで、繰
返し、実行させることが容易に、できる。 なお、上述においては、本発明による並列演算処理装置
の１つの実施例を示したに過ぎず、その他、本発明の精
神を脱することなしに、種々の変型、変更をなし得るで
あろう。

【図面の簡単な説明】

第１図は、本発明による並列演算処理装置の実施例を示
す系統的接続図である。 第２図は、その動作の説明に供する図である。 １・・・・・・・・・コマンド発生用カウンタ２・・・
・・・・・・コマンド発生回路３・・・・・・・・・演
算器制御手段 ４・・・・・・・・・コマンド発生用カウンタ制御手段
５・・・・・・・・・アンド回路 ６・・・・・・・・・クロックパルス発生回路７・・・
・・・・・・ゲート回路 Ｇ１−Ｇ４ ・・・・・・・・・ゲート回路 Ｍ１〜Ｍ４ ・・・・・・・・・フラグメモリ Ｐ１〜Ｐ４ ・・・・・・・・・演算器 出願人　　日本電信電話株式会社 第２図

Claims (1)

1. 【特許請求の範囲】 コマンド発生用カウンタと、 上記コマンド発生用カウンタから出力されるコマンド発
   生用カウント出力にもとずき、それが出力される毎に、
   順次予定のコマンドを出力するコマンド発生回路と、 上記コマンド発生回路から出力されるコマンドにもとず
   き、それが出力される毎に、そのコマンドにもとずく演
   算動作をそれぞれ実行する複数ｎ個の演算器Ｐ＿１、Ｐ
   ＿２………Ｐ＿ｎとを有する並列演算処理装置において
   、 上記演算器Ｐ＿１〜Ｐ＿ｎを制御する演算器制御手段と
   、 上記コマンド発生用カウンタを制御するコマンド発生用
   カウンタ制御手段とを有し、 上記演算器Ｐ＿ｉ（ｉ＝１、２………ｎ）は、上記コマ
   ンド発生回路から出力されるコマンドにもとずく上記演
   算動作を、上記コマンドが出力される毎に、上記演算器
   Ｐ＿ｉ自身が予定の内部設定条件を満足するまで繰返し
   実行し、且つ上記演算器Ｐ＿ｉ自身が予定の内部設定条
   件を満足したとき、そのことを表しているフラグＦ＿ｉ
   を出力する手段を有し、 上記演算器制御手段は、上記演算器Ｐ＿ｉから出力され
   る上記フラグＦ＿ｉにもとずき、それが出力されれば、
   演算器Ｐ＿ｉを、それが演算動作停止状態になるように
   制御する手段を有し、上記コマンド発生用カウンタ制御
   手段は、上記複数の演算器Ｐ＿１、Ｐ＿２………Ｐ＿ｎ
   からそれぞれ出力される上記フラグＦ＿１、Ｆ＿２……
   …Ｆ＿ｎにもとずき、それらが全て出力され終れば、上
   記コマンド発生用カウンタを、それがカウント動作する
   ように制御する手段を有することを特徴とする並列演算
   処理装置。