JPH0130786Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は集積回路と遅延線を接続してなる混成
回路に関する。

近時ほとんどの電子回路は集積回路化される傾
向にあるが、インダクタンスを含む回路、例えば
コイルとコンデンサを組合せて構成される遅延線
の回路のように集積回路化が困難なものもあり、
全体の回路にこのような回路を含む場合には集積
回路の外部に接続する必要が生ずる。TTL素子
を用いた飽和型論理回路に遅延線を組合せてバツ
フアードデイレーラインを構成する場合もこのよ
うな例に相当する。そしてプリント基板上にコイ
ルやコンデンサを配置して遅延線の回路を構成
し、集積回路のフラツトパツケージ上にその基板
を載置してフラツトパツケージの端子を介して遅
延線の回路と集積回路を接続し、外部端子をデユ
アルインラインパツケージ（以下DIPという）の
外部に露呈させた混成回路は実開昭58−89953号
公報によつて公知である。

しかし外部端子が通常リードフレームを用いて
形成されるのでその間隔が規格によつて定まつて
いること、フラツトパツケージの端子の間隔も規
格によつて定まつておりしかもリードフレームに
より形成される外部端子の間隔より狭いこと、さ
らにフラツトパツケージ内の回路構成は集積回路
であるから、簡単に変えることは不可能であり、
従つてその端子の役割も位置によつて定まつてい
ること等により集積回路と遅延線の回路間の相互
の接続位置や混成回路の外部端子の接続位置を客
先の仕様により種々変えることは容易ではない。
因みに14ピンの外部端子を設ける場合にDIPのそ
の間隔は2.54mmであり、フラツトパツケージの14
ピンの標準の端子間隔は1.27mmである。

本考案はこのような問題を解決するために役割
の固定されているフラツトパツケージの端子と同
じ平面的位置に外部端子を接続し得る技術を提供
する。

本考案はコイルとコンデンサを配置して構成さ
れた遅延線の基板が集積回路のフラツトパツケー
ジ上に載置してあり、集積回路と基板の回路の接
続は該基板の側辺でフラツトパツケージの端子を
介して行われており、該基板と該フラツトパツケ
ージを挾んで２列に外部端子を露呈させた状態で
全体を樹脂封止してある混成回路において、フラ
ツトパツケージの端子の少くとも１つが導出され
た位置にほぼ対応する基板の側辺に外部端子が接
続され、かつ該フラツトパツケージの端子に接触
しないように導出されたことを特徴とする。

以下第１図のバツフアードデイレーラインの回
路図を例にとり、本考案の混成回路の実施例を示
す第２図乃至第６図を参照しながら説明する。第
２図と第３図は基板に構成されている主に遅延線
の回路と集積回路の接続を述べるための説明図で
あり、第４図と第５図は混成回路の部分斜視図で
あり、第６図は混成回路の長さ方向の側面からの
説明図である。

第１図においてＧ１からＧ６まではTTL素子、
１は入力端子、２から６までは出力端子、Vcは
電源端子、Ｅはアース端子である。点線で囲まれ
た部分が遅延線を構成しており、素子Ｇ１から素
子Ｇ６までは集積回路内に構成される。

第２図にはコイルとコンデンサを公知の方法に
より配置して導体パターン等で接続することによ
り遅延線を構成してある基板１０、集積回路のフ
ラツトパツケージ１１が夫々平面的に示してあ
る。白丸は外部端子の存在し得る平面のピツチ位
置を表しており、リードフレームの規格により定
まつている。VcA，NA，EA，１Ａから６Ａま
では夫々外部端子であり客先の仕様又は設計時の
規格により位置が定まつている。後にくわしく説
明するように基板１０が平行移動した状態で第３
図のようにフラツトパツケージ１１上に載置され
る。

なお最も近接する外部端子の間隔Ｌ１はフラツ
トパツケージ１１の端子の間隔Ｌ２の２倍であ
る。

基板１０の表面の遅延線を構成するコイルやコ
ンデンサは図示を省略してあり、導体パターンも
側辺の溝と主要な溝の周りのものだけを表してい
る。溝７０には電源端子Vcの役割をする外部端
子VcA、溝７７には入力端子１の役割をする外
部端子１Ａ、溝７８にはアース端子Ｅの役割をす
る外部端子EAが夫々固着されて図示されていな
い導体パターンにより遅延線の回路に接続する。
溝７６には出力端子２の役割をする外部端子２Ａ
が固着され、導体パターン１２により外部端子２
Ａは溝７３に電気的に接続する。溝７５には出力
端子４の役割をする外部端子４Ａが固着され、導
体パターン１３により溝７４に接続する。溝７９
に固着される外部端子NAは空端子である。

フラツトパツケージ１１には６個のTTL素子
を構成してあるが、夫々の素子に第１図と同じ符
号を付して第２図のように対応させることにより
外部端子の仕様を満たすようにしてある。８１か
ら８７はフラツトパツケージ１１の外側に水平に
露呈している主要な端子であり、黒丸のある端子
は符号の付していない端子も含めて垂直に上側に
折り曲げられて基板１０の下側からその対応する
溝に嵌め込まれる。素子Ｇ３、素子Ｇ５、素子Ｇ
６の出力側の端子８５、端子８６、端子８７はフ
ラツトパツケージ１１の側辺で下側に折り曲げら
れて夫々外部端子３Ａ、外部端子５Ａ、外部端子
６Ａに接続される。

そして素子Ｇ２の出力側の端子８３は溝７３に
嵌め込まれ、導体パターン１２を経て外部端子２
Ａに接続される。素子Ｇ２の入力側の端子８１と
溝７１の間は平たい金属片により形成されたジヤ
ンパーリードＪ１により接続される。溝７１には
図示されていない導体パターンによつて遅延線の
回路が接続する。又素子Ｇ４の出力側の端子８４
は溝７４に嵌め込まれ、導体パターン１３を経て
外部端子４Ａに接続される。入力側の端子８２と
溝７２の間はジヤンパーリードＪ１と同じように
形成されているジヤンパーリードＪ２により接続
され、端子８２が遅延線の回路に接続する。

本考案の混成回路は実施例のように外部端子の
配置の都合によりフラツトパツケージ１１の端子
を上側に折り曲げて所望する遅延線の回路部分に
接続できない場合にはその端子に接続すべき遅延
線の回路部分を基板１０の側辺の所望の位置に引
き出した後改めてジヤンパーリードを経て接続す
る。端子８１、端子８２への接続方法がこの場合
に相当する。又外部端子２Ａと外部端子４Ａはジ
ヤンパーリードＪ１、ジヤンパーリードＪ２の接
続されている夫々端子８１、端子８２の上で基板
１０に固着されている。そして外部端子２Ａと端
子８１、外部端子４Ａと端子８２の夫々の上下方
向から見た場合の平面的位置は重なつている。

第３図は基板１０をフラツトパツケージ１１上
に載置した状態を平面的に表している。又一点鎖
線でフラツトパツケージ１１の位置、点線でジヤ
ンパーリードＪ１とジヤンパーリードＪ２を夫々
表してある。

第４図は第３図の外部端子VcAから外部端子
２Ａまでの近傍の混成回路の部分斜視図である。
基板１０は第２図、第３図と同じ部分を図示して
ある。第５図は第３図の外部端子EAから外部端
子６Ａまでの近傍の混成回路の武分斜視図であ
る。

第４図、第５図において第２図、第３図と同一
部分は同じ符号を付してあり、基板１０とフラツ
トパツケージ１１間の接続はすでに第２図、第３
図において述べたので新たな説明を要しないであ
ろう。外部端子VcA、外部端子２Ａ、外部端子
EAは上側の細くなつた部分が基板１０の溝に嵌
め込まれて半田付けされており、中間ではほぼ水
平になりさらに下側に延在する。ジヤンパーリー
ドＪ１、ジヤンパーリードＪ２は一端の細くなつ
た部分が基板１０の溝に半田付けされている。ジ
ヤンパーリードＪ１は基板１０に半田付けされて
いる部分から垂直にフラツトパツケージ１１の下
まで引き出され、内側に水平に曲げられた後さら
にフラツトパツケージ１１の長さ方向に曲げられ
て延在する。そして端子８１の位置で垂直に引き
出されて半田付けされる。ジヤンパーリードＪ１
の端子８１に接続する側の端のＵ字形に形成され
ており、下側に折り曲げられている端子８１の水
平な部分を下から挾み込んだ状態で接続する。要
するにジヤンパーリードＪ１は接続する位署で垂
直に上側に引き出されており、フラツトパツケー
ジ１１の底面１４に沿つてＵ字形の状態で水平に
延在している。ジヤンパーリードＪ２についても
同様である。このようなジヤンパーリードＪ１、
ジヤンパーリードＪ２はリードフレームを用いて
平たい金属片により形成されている。従つて製造
時には外部端子用とジヤンパーリード用の２種類
のリードフレームを用いるとよい。

そして外部端子２ＡはジヤンパーリードＪ１の
接続する端子８１の上側の基板１０の溝７６に半
田付けされている。無論端子８１と外部端子２Ａ
は接触しておらず、この部分ではいわば２階建て
の端子構造が形成されている。上下方向からの端
子８１と外部端子２Ａの平面的位置は重なつてい
るが端子８１の水平な部分と外部端子２Ａの水平
部分２１の間に一定の間隔を有せしめることによ
り、素子Ｇ２の入力側の端子８１と全く反対の出
力側の端子８３に接続する外部端子２Ａの位置の
重なりを可能にしている。フラツトパツケージ１
１の端子に接続する外部端子、例えば端子８７に
接続する外部端子６Ａは先端をＵ字形に形成して
あり、端子８７を上から挾み込んだ状態で接続し
ている。先端からフラツトパツケージ１１の側面
に沿つて上側に延びほぼ水平に曲つてからその後
下側に延びる。水平部分１５の高さは基板１０に
接続する外部端子、例えば外部端子EAの水平部
分１６と同じである。第６図は基板１０、フラツ
トパツケージ１１の他にフラツトパツケージ１１
の端子８７に接続する外部端子６Ａ、基板１０に
接続する外部端子４Ａと外部端子EAを外部端子
を代表させて図示してあるが、点線のように混成
回路をDIPにより樹脂封止した場合に、フラツト
パツケージ１１の端子に接続する外部端子と基板
１０に接続する外部端子をいずれも樹脂の厚みが
厚くなつているパツケージのほぼ中央の同じ高さ
から引き出すことができる。このことは外部端子
の強度を向上させると共に外観的にも商品価値を
向上させる。

第７図と第８図は本考案の混成回路の他の実施
例を示す説明図である。混成回路は第１図のバツ
フアードデイレーラインを例にとり説明する。第
７図には遅延線を構成してある基板１７、集積回
路のフラツトパツケージ１１が夫々平面的に示し
てある。白丸は外部端子の存在し得る平面の位置
を表しており、リードフレームの規格により定ま
つている。最初の実施例と同じ符号の外部端子の
位置は客先の仕様又は設計時の規格によつて定ま
つている。

基板１７は基板１０と同じように側辺の溝と主
要な溝の周りの導体パターンだけを表してある。
溝１０１には外部端子VcA、溝９７には外部端
子１Ａ、溝９５には外部端子EAが夫々固着され
て図示されていない導体パターンにより遅延線の
回路に接続する。溝９０、溝１００、溝９９には
夫々外部端子２Ａ、外部端子４Ａ、外部端子６Ａ
が固着される。外部端子２Ａ、外部端子４Ａ、外
部端子６Ａは導体パターン１８、導体パターン１
９、導体パターン２０により夫々溝９３、溝９
４、溝９８に電気的に接続する。

フラツトパツケージ１１は最初の実施例に用い
たものと全く同じ構成であるが、６個のTTL素
子の符号の付し方を変えて外部端子の仕様を満た
すようにしてある。８１から８８はフラツトパツ
ケージ１１の端子であり、黒丸のある端子は符号
を付していない端子も含めて上側に折り曲げられ
て基板１７の下側からその対応する溝に嵌め込ま
れる。素子Ｇ３、素子Ｇ５の出力側の端子８５、
端子８７はフラツトパツケージ１１の側辺で夫々
外部端子３Ａ、外部端子５Ａに接続される。そし
て素子Ｇ２の出力側の端子８３は溝９３に嵌め込
まれ導体パターン１８を経て外部端子２Ａに接続
される。素子Ｇ２の入力側の端子８１と溝９１の
間はリードフレームを用いて平たい金属片により
形成されたジヤンパーリードＪ３により接続され
ており、図示されていない導体パターンによつて
遅延線の回路に接続される。素子Ｇ４の入力側の
端子８２と溝９２間も同じようにしてジヤンパー
リードＪ４により接続されている。又素子Ｇ１の
出力側の端子８６は溝９６にジヤンパーリードＪ
５により接続される。

第８図は基板１７をフラツトパツケージ１１上
に載置した状態を平面的に表している。一点鎖線
でフラツトパツケージ１１の位置、点線でジヤン
パーリードＪ３、ジヤンパーリードＪ４、ジヤン
パーリードＪ５を夫々表してある。２階建ての端
子構造は外部端子４Ａと端子８２の部分で形成さ
れている。外部端子、ジヤンパーリード、フラツ
トパツケージ１１の端子の夫々の形状は第４図、
第５図の場合と同じである。

以上述べたように本考案の混成回路は集積回路
のフラツトパツケージの端子の直上に外部端子を
接続可能にしてある。例えば実施例で説明したよ
うにTTL素子の入力側の端子の直上に出力側の
端子に接続する外部端子を配置することができフ
ラツトパツケージの端子の位置に制限されない。
従つて集積回路のフラツトパツケージの端子の役
割を変更することのできにくい不便さを解消でき
るから外部端子の設定位置の自由度が向上する。
実施例ではジヤンパーリードの接続されている端
子の直上に外部端子を配置したがジヤンパーリー
ドの接続されていない場合でもよい。共通のフラ
ツトパツケージを用いても、変更の容易な基板の
側辺の導体パターンをわずかに変えてジヤンパー
リードを併用することにより２種類の外部端子の
導出方法が可能である。

このことからも明らかなように本考案の混成回
路は高価なフラツトパツケージICに広い汎用性
を持たせることができるし、基板との接続も簡単
であるから小型で安価になり、実用性が高い。

【図面の簡単な説明】

第１図は本考案の混成回路に用いられるバツフ
アードデイレーラインの回路図、第２図、第３
図、第６図は本考案の混成回路の実施例を示す説
明図、第４図と第５図は本考案の混成回路の部分
斜視図、第７図、第８図は本考案の混成回路の他
の実施例を示す説明図である。 １：入力端子、２，３，４，５，６：出力端
子、１０，１７：基板、１１：フラツトパツケー
ジ、１２，１３，１８，１９，２０：導体パター
ン、１４：底面、１５，１６：水平部分、１Ａ〜
６Ａ：外部端子、Ｇ１〜Ｇ６：TTL素子、Ｊ１
〜Ｊ５：ジヤンパーリード。

Claims (1)

【実用新案登録請求の範囲】
1. コイルとコンデンサを配置して構成された遅延
   線の基板が集積回路のフラツトパツケージ上に載
   置してあり、集積回路と基板の回路の接続が該基
   板の側辺でフラツトパツケージの端子を介して行
   われており、該基板と該フラツトパツケージを挾
   んで２列に外部端子を露呈させた状態で全体を樹
   脂封止してある混成回路において、フラツトパツ
   ケージの端子の少くとも１つが導出された位置に
   ほぼ対応する基板の側辺に外部端子が接続され、
   かつ該フラツトパツケージの端子に接触しないよ
   うに導出されたことを特徴とする混成回路。