JPH01304582A - 記号シミュレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、論理回路の入力素子に記号変数を割り当て
、論理回路の機能を検証する記号シミュレータに関する
。

〔従来の技術］ 第８図は従来の記号シミュレータの構成を示すブロック
図である。図において１は複数の素子を有する論理回路
内の素子接続情報を格納する回路接続メモリであり、該
回路接続メモリ１の素子接続情報は論理回路の入力端子
に記号初期値を割り当てる記号初期値割り当て器４７と
、論理回路内の各素子から出力された記号信号を各素子
へ入力される記号信号を用いて演算を行うことで決定す
る記号評価器４８と、論理回路の機能をプール式形式で
出力する記号出力器５０とに与えられている。また記号
初期値割り当て器４７にて割り当てられた入力端子の初
期記号信号は記号信号格納用メモ１月６に与えられる。

また該記号信号格納用メモリ４６に格納された記号信号
は記号評価器４８及び記号出力器５０に与えられる。ま
た記号評価器４８で決定された各素子から出力された記
号信号はプール式を節約化するプール式簡約器４９に与
えられる。さらに該プール式簡約器４９により節約化さ
れた各素子から出力された記号信号が記号信号格納用メ
モリ４６に与えられる。

次に動作について説明する。

第９図は従来の記号シミュレータの処理の流れを示すフ
ローチャートである。まず、ステップ＃ｌで論理回路の
素子接続情報を回路接続メモリｌに格納する。次にステ
ップ＃２で論理回路の各入力端子に各別のプール変数の
初期記号信号を割り当てる。ステップ１３で初期記号信
号を記号信号格納用メモリ４６に格納する。次にステッ
プ＃４で、回路接続メモリ１の素子接続情報と記号信号
格納用メモ１月６の記号信号とを用いて、素子の出力す
る記号信号が未決定であり、またその素子へ入力する記
号信号を出力している素子から出力された記号信号が決
定済みである素子が存在するか否かを判定し、存在すれ
ばステップ１１５で、記号評価器４８を用いてステップ
＃４で検索した素子へ入力された記号信号の演算を行い
、出力する記号信号を決定する。

決定された記号信号は、ステップｌ１６で、プール式簡
約器４９を用いて、節約化される。簡約化された記号信
号は、ステップ＃７で記号信号用格納メモリ４６に格納
し、ステップｌ１４に戻る。またステップ＃４で条件を
満たす素子が存在していないときは、ステップ１１８に
移行し、記号出力器５０にて論理回路の出力を示す記号
信号が出力される。

第１０図は論理回路の構成の一例を示すブロック図であ
り、この論理回路を従来の記号シミュレータを用いシミ
ュレートした場合を示している。この論理回路は３つの
入力端子６０．６１．６２を有し、入力端子６０はアン
ドゲート６４およびアンドゲート６５の一入力端子に接
続され、入力端子６１はアンドゲート６４並びにインバ
ータ６３を介してアンドゲート６５の他入力端子及びア
ンドゲート６８の第２入力端子に夫々接続されている。

また入力端子６２はアンドゲート６６の一入力端子に接
続されている。アンドゲート６４の出力端子はオアゲー
ト６６の一入力端子及びアンドゲート６８の第２入力端
子に接続され、アンドゲート６５の出力端子はオアゲー
ト６６の他入力端子に接続されている。オアゲート６６
の出力端子はアンドゲート６７の他入力端子に接続され
、アンドゲート６７の出力端子はアンドゲート６８の第
３入力端子に接続され、アンドゲート６８の出力端子は
論理回路の出力端子６９に接続されている。

上記のように構成された論理回路の各別の入力端子６０
．６１．６２に一例として初期記号信号Ａ、Ｂ。

Ｃを割り当てた場合を以下に説明する。

アンドゲート６４から出力された記号信号はＡＢとなり
アンドゲート６５から出力された記号信号はＡｍとなる
ので、オアゲート６６から出力された記号信号はＡＢ＋
Ａ’ｌｌＴとなる。これをプール式簡約器４９に入力す
ると記号信号はＡとなる。そしてアンドゲート６７から
出力された記号信号がＡＣとなり、アンドゲート６８か
ら出力された記号信号がＡＢＢＡＣとなる。これをプー
ル式簡約器４９に人力すると、記号信号はＡＢＣとなり
、これが記号出力器５０により出力端子６９から出力さ
れ、論理回路の機能を表現するプール式となる。

［発明が解決しようとする課題］ 従来の記号シミュレータは以上のように構成され、動作
するので、シミュレーション中に演算後の記号信号が増
大してシミュレーション前に記号信号格納用メモリの所
要使用量を予想できないという問題点と、記号信号をシ
ミュレーション途中で節約化して、記号信号格納用メモ
リ使用量及び記号評価時間の削減をはからなければなら
ないという問題点と、簡約器を使用することにより簡約
化の処理時間が増大するという問題点とがあった。

この発明は上記のような問題点を解決するためになされ
たものであり、論理回路の入力端子に各別のビットパタ
ーンと記号変数とを割り当て、それを単純なビット演算
することにより、記号シミュレーション中の記号信号の
簡約化を不要となし、シミュレーションを高速化できる
と共に、記号シミュレーション前に格納メモリの所要使
用量の上限が把握できる記号シミュレータを得ることを
目的とする。

［課題を解決するための手段］ この発明に係る記号シミュレータは、素子接続情報に基
づき、論理回路の人力Ｏ；ｂ子に各別のビットパターン
と記号変数とを割り当て、そのビットパターンを用い各
素子のビット演算をおこない、それをビットパターン格
納用メモリに格納すると共に、ビット演算されたビット
パターンの出力を所定の演算により最小項展開形式のプ
ール式に記号化し、論理回路の出力結果を得るようにし
たものである。

〔作用］ この発明における記ぢシミュレータは、論理回路の入力
端子に各別のビットパターンと記号変数とを割り当て、
そのビットパターンを用い、同位置のビット間で各素子
の論理に基づくビット演算を行い、ビットパターンにて
出力された演算結果を所定の演算により最小項展開形式
のプール式に記号化することにより、プール式簡約器を
用いず’／ｊ５算を高速化すると共にビットパターンの
長さ及び数が予測できる。

〔実施例］ 以下、この発明の一実施例を図について説明する。

第１図はこの発明に係る記号シミュレータの構成を示す
ブロック図であり、■は論理回路の素子接続情報を格納
する回路接続メモリであり、該回路接続メモＩＪ　１の
素子接続情報は論理回路の入力端子を抽出し、これにプ
ール式の記号変数及びそれに対応するビットパターンを
割り当てる記号変数割り当て器２、ビットパターンの入
力信号を各素子の論理に基づきビット演算を行うビット
演算器３及び論理回路の出力端子に出力されたビットパ
ターンからプール変数を用いた後述する演算により記号
化したプール式を出力する出力演算手段であるプール式
出力器５に与えられる。また記号変数割り当て器２にて
割り当てられた入力端子の各別のピントパターンはビッ
トパターン格納用メモリ４に４えられる。さらにビット
パターン格納用メモリ４に格納されたビットパターンの
信号はビット演算器３及びプール式出力２Ｓ５に与えら
れ、ビット演算器３による演算結果はビットパターン格
納用メモリに与えられる。

次に動作について説明する。

第２図は本発明の記号シミュレータの処理の流れを示す
フローチャートである。まずステップＩｌｌで、論理回
路の素子接続情報を回路接続メモリＩに格納する。次に
ステップ井２で、記号変数割り当て器２により論理回路
の入力端子を素子接続情報を用い抽出し、これに記号変
数を割り当てる。次にステップ＃３で、後述する手順で
記号変数にピントパターンを割り当てる。次にステップ
１４で割り当てられたビットパターンをビットパターン
格納用メモリ４に格納する。次にステップ＃５で、ビッ
ト演算器３により回路接続メモリ１の素子接続情報と、
ピントパターン格納用メモリ４に格納されたビットパタ
ーンとを参照して、評価可能な素子、即ち素子の出力す
るビットパターンが未決定であり、またその素子へ入力
する信号を出力している素子の出力のビットパターンが
全て決定している素子が存在するか否かを判定し、存在
しているときは、ステップ＃６、その素子に人力された
ビットパターンの同一ビット位置のビットの素子の論理
に基づくプール演算を行う。次にステップ＃７で、ステ
ップ＃６で演算された素子の出力のビットパターンをビ
ットパターン格納用メモリ４に格納する。

ステップｌ１５で存在しないと判定されたときは、ステ
ップ＃８に移行し、プール式出力器５により素子接続情
報とビットパターン格納用メモリ４に格納された論理回
路の出力を示すビットパターンとから後述する手順で最
小項展開形式のプール式を出力する。

第３図はｉ番目の入力端子に割り当てるビットパターン
の設定手順を示すフローチャートである。

図において、ステップ＃４１で、ループを計数する変数
Ｃ０ＵＮＴに１を代入する。

次にステップ１１２で、設定済みのビットの右隣から（
未設定の場合は左端から）２１１個の“０”を設定する
。但しＮは記号変数の総数であり、ｉはｉ番目の記号変
数であることを示している。次にステップ＃４３で設定
済みのビットの右隣から２Ｎ−個の“１”を設定する。

これにより２Ｎ−１個の“０″と２Ｎ−個の“１”を連
接したビット列を作成する。

次に、ステップ＋１４４で、変数Ｃ０ＵＮＴを１インク
リメントし、ステップ＃４５で、変数Ｃ０ＵＮＴが２ｉ
−１より大きいか否かを判定し、小さいときはステップ
＃４２に戻り、大きいときは処理を終了する。そしてス
テップ＃４２からステップ＃４５で構成されるループで
“０″と“１″とを２ト”個連接したビット列１組とし
、それを２ト１組連接しｉ番目の記号変数に対するビッ
トパターンが設定できる。

第４図は記号変数の総数Ｎ＝５のときの記号変数とビッ
トパターンとの関係を示した図であり、５つの入力端子
に対応した記号変数Ａ、Ｂ、Ｃ。

Ｄ、Ｅとそれに対応する５つのビットパターンとを示し
ている。論理回路の入力端子の数に対応して記号変数の
数を定めているので、記号変数の総数Ｎと入力端子の総
数とは同一であり、ビットパターンの列長さは全て２Ｎ
の固定長となる。従って第４図の場合は記号変数の総数
Ｎ＝５なので２５−３２となる。

第５図は論理回路の一例を示すブロック図であり、この
論理回路を本発明の記号シミュレータを用い、シミュレ
ーションした場合を示している。

この論理回路は第１０図の論理回路と全く同一の構成を
なしている。この論理回路は入力端子が３個であるので
、記号変数割り当て器２により記号変数としてＡ、Ｂ、
Ｃ，ビットパターンとして″００００１１１１”。

“００１１００１１”、”０１０１０１０１”が入力端
子６０，６１．６２に各別に割り当てられる。そしてビ
ットパターン格納用メモリ４に格納された後、ビット演
算器３により同じ位置のビット毎に素子の論理に基づき
ビット演算されビットパターンが出力される。そして最
後にアントゲ−１・６８の出力としてビットパターン“
０００００００１”が得られる。これがプール式出力器
５に入力される。

第６図はプール式出力器の処理の流れを示すフローチャ
ートであり、ステップ＃８１で、このループを係数する
変数Ｃ０ＩＪＮＴＩを０にセットする。次にステップ＃
８２でプール式出力器５に入力されたビットパターンの
Ｃ０ＩＩＮＴ１＋　１番目のビットが”１″か否かを判
定し、“１”であれば、ステップ＃８３で、Ｃ０ＵＮＴ
Ｉを２進数表現したビット列ＢＩＴを設定する。

次にステップ＃８４で変数ＣＯ［ＩＮＴ２を１にセット
し、ステップ＃８５で、ビット列ＢＩＴのＭＳＢから数
えて変数Ｃ０ＵＮ７２番目のビットをＳとする。ステッ
プ＃８６で、ビットＳが“１“か否かを判定し、”１”
であれば、ステップ１１８７で変数Ｃ０ＵＮＴ２番目の
入力変数名をそのまま出力し、“１”でなければ、ステ
ップ＃８８で変数Ｃ０ＵＮ７２番目の記号変数名に“−
”を付加して出力する。次にステップ社８９で変数Ｃ０
ＵＮＴ２を１インクリメンＩ・し、ステップ１１９０で
変数ＣＯＩＩ　Ｎ　Ｔ　２が記号変数の総数Ｎより大き
いか否かを判定し、小さければステップ＃８５に戻り、
大きければステップ１９１で変数Ｃ０ＵＮＴＩを１イン
クリメントし、ステップ１９２で変数Ｃ０ＵＮＴＩが２
Ｎより大きいか否かを判定する。そして小さければステ
ップ＃８２に戻り、大きければプール式出力を終了する
。

第７図（ａ）は第６図のフローチャートの流れを第５図
の論理回路を用いて出力されたビットパターンで説明し
た図であり、変ＢｃｏｕＮｎが７のとき、ステップ＃）
３２でＹＥＳと判定され、７をステップ１８３で２進数
表現したピント例１１１Ｔ　＝１１１を得る。そしてス
テップ＃８５からステップ１１８９を３回繰返し、論理
回路の出力を最小項展開形式のプール式”Ａ１３　Ｃ″
゛で得る。

第７図（ｂ）は出力されたビットパターンが“００１０
０００１”の場合を説明した図であり、同様にしてプー
ル式％式％ 〔発明の効果〕 以」二説明したように、この発明によれば、プール式の
記刊変数を固定長のビットパターンとし、ビット演算に
より論理回路のビットパターンの出力を求め、それを最
小項展開形式のプール式に変換して、論理回路のプール
式出力を求めているので、記号シミュレーションを単純
なビット演算により高速化できると共に、固定長のビッ
トパターンの故が素子の数と入出力端子の数とにより定
められるので、格納メモリの所要使用量が予測でき、メ
モリ使用効率が向上する効果がある。

【図面の簡単な説明】

第１図はこの発明に係る記号シミュレータの構成を示す
ブロック図、第２図は記号シミュレータの処理の流れを
示すフローチャート、第３図は１番目の入力端子に割り
当てるビットパターンの設定手順を示すフローチャート
、第４図は記号変数とビットパターンとの関係を示した
図、第５図は論理回路の構成の一例を示すブロック図、
第６図はプール式出力器の処理の流れを示すフローチャ
ート、第７図（ａ）は出力されたビットパターンを説明
した図、第７図（ｂ）は出力されたビットパターンが“
００１００００１”の場合を説明した図、第８図は従来
の記号シミュレータの構成を示すブロック図、第９図は
従来の記号シミュレータの処理の流れを示すフローチャ
ート、第１０図は論理回路の構成の一例を示すブロック
図である。 １・・・回路接続メモリ　２・・・記号変数割り当て器
３・・・ビット演算器　４・・・ピントパターン格納用
メモリ　５・・・プール式出力器 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　　　大　　　岩　　　増　　　雄１　　　　　
目＆）ギ虻鼾勉メｔす ２　、・　詫号壺数字ｉｌｌ当て器 ３〜　ヒ゛−７ト；寅鼻２弘 ４−　こ′−，ト　ハ゛ターン鳴円趙す５　・　　フ”
−ル　出　ＴＪＢ 第　　１　　図 第　　２　記 第　３　図 ζ ０４０１０１０１０１０１０４０１０１０１０１０１０
１０１０１０＋第　　４　　図 ０００００００１−−〜・・−−−−−−−一出力端子
のビットパターン（７＋１）番目に“１゛が存在 ふ １１１（７の２進数表現） ＢＣ １個の最小項を示す （ａ） （ｂ） 第７図 第　　８　　圏 手続補正書（自発） １１８□６３工１０肩１Ｂ １°」１件０表示　　　持貯頁０召６３−１３６１５６
号２、発明の名称 記号シミュレータ ３、補正をする者 事件との関係　特許出願人 住　所　　　　　東京都千代田区丸の内二丁目２番３号
名　称　　（６０１）三菱電機株式会社代表者　志　岐
　守　哉 ４、代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 明細書第１２頁第６行〜７行に「ビットパターンの列長
さ」とあるのを「ビットパターンの列の長さ」と訂正す
る。 以上

Claims (1)

1. 【特許請求の範囲】 １、複数の素子を有した論理回路の素子接続情報を格納
   する回路接続メモリを備え、格納された前記素子接続情
   報に基づき、前記論理回路の機能を検証する記号シミュ
   レータにおいて、 前記回路接続メモリから前記論理回路の入 力端子を抽出し、該入力端子の数に基づく記号変数及び
   それに対応した各別のビットパターンを設定し、各入力
   端子に割り当てる記号変数割り当て手段と、 ビットパターンを格納するビットパターン 格納用メモリと、 前記回路接続メモリからビット演算すべき 素子を抽出し、その素子の入力信号を前記ビットパター
   ン格納用メモリから読み込んで、ビット演算し、演算結
   果を前記ビットパターン格納用メモリに格納するビット
   演算手段と、前記回路接続メモリから前記論理回路の出 力端子を抽出し、この出力端子からの信号を前記ビット
   パターン格納用メモリから読み込み、所定の演算により
   前記論理回路の出力結果を最小項展開形式のプール式で
   得る出力演算手段と を具備することを特徴とする記号シミュレ ータ。