JPH01302865A - 薄膜トランジスターおよびその製造方法 - Google Patents
薄膜トランジスターおよびその製造方法Info
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- JPH01302865A JPH01302865A JP63133313A JP13331388A JPH01302865A JP H01302865 A JPH01302865 A JP H01302865A JP 63133313 A JP63133313 A JP 63133313A JP 13331388 A JP13331388 A JP 13331388A JP H01302865 A JPH01302865 A JP H01302865A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、液晶表示デバイスにおける各表示画素の表示
スイッチングに用いられているＨＬＱトランジスター（
ＴＰＴ）の構造およびその製造方法に関するものである
。
スイッチングに用いられているＨＬＱトランジスター（
ＴＰＴ）の構造およびその製造方法に関するものである
。
従来の技術
近年、ＴＰＴの製造方法は、鮮明な液晶表示画像を得る
ためのアクティブマトリクス型液晶表示デバイスの歩留
りを向上させるために、改善改良が進められている。
ためのアクティブマトリクス型液晶表示デバイスの歩留
りを向上させるために、改善改良が進められている。
以下図面を参照しながら、上述した従来のＴＰＴの構造
およびその製造方法の一例について説明する。
およびその製造方法の一例について説明する。
第４図、第５図は従来のＴＰＴの断面図を示すものであ
る。第４図において、■は絶縁基板、２はゲート電極、
３はゲート絶縁層、４は半導体層。
る。第４図において、■は絶縁基板、２はゲート電極、
３はゲート絶縁層、４は半導体層。
６は不純物をドーピングした半導体層、７はソース電極
、８はドレイン電極である。また９は半導体層のＴＰＴ
のチャンネル部分を保護している絶縁体層である。
、８はドレイン電極である。また９は半導体層のＴＰＴ
のチャンネル部分を保護している絶縁体層である。
第５図は、我々が先に特願昭６２−１８１５３１号で提
案した構造であって、第４図の保護絶縁体層９がなく、
半導体Ｎ４と不純物をドーピングした半導体Ｎ６との間
の１部に保護金属層５があるＴＰＴを示す、特に半導体
層４には非晶質シリコン（ａ−３ｉ）を、不純物をドー
ピングした半導体層６には、リン（Ｐ）原子をａ−３ｉ
中にドーピングしたｎ型の非晶質シリコン（ｎ” ：
ａ−３ｉ）を使用している場合が多い。
案した構造であって、第４図の保護絶縁体層９がなく、
半導体Ｎ４と不純物をドーピングした半導体Ｎ６との間
の１部に保護金属層５があるＴＰＴを示す、特に半導体
層４には非晶質シリコン（ａ−３ｉ）を、不純物をドー
ピングした半導体層６には、リン（Ｐ）原子をａ−３ｉ
中にドーピングしたｎ型の非晶質シリコン（ｎ” ：
ａ−３ｉ）を使用している場合が多い。
以上のように構成されたＴＰＴについて、以下その製造
プロセスについて説明する。第４図の構造の場合は、ゲ
ート電極２が形成されている絶縁基板上１に、プラズマ
ＣＶＤ法等により、ゲート絶縁体層３、半導体Ｎ４そし
て保護絶縁体層９を成膜した後、該保護絶縁体層９の所
定の位置に窓明けを行ない不純物半導体層６を成膜し、
ソース、ドレイン電極部にパターニングをｊテなう、不
純物半導体層６をパターニングする際、先に、パターニ
ングした保護絶縁体層９は、不純物半導体ｊＩ６と選択
エツチングが可能なため、活性層の半導体Ｎ４にダメー
ジを与えることなく、不純物半導体層６を形成できる。
プロセスについて説明する。第４図の構造の場合は、ゲ
ート電極２が形成されている絶縁基板上１に、プラズマ
ＣＶＤ法等により、ゲート絶縁体層３、半導体Ｎ４そし
て保護絶縁体層９を成膜した後、該保護絶縁体層９の所
定の位置に窓明けを行ない不純物半導体層６を成膜し、
ソース、ドレイン電極部にパターニングをｊテなう、不
純物半導体層６をパターニングする際、先に、パターニ
ングした保護絶縁体層９は、不純物半導体ｊＩ６と選択
エツチングが可能なため、活性層の半導体Ｎ４にダメー
ジを与えることなく、不純物半導体層６を形成できる。
さらに不純物半導体ＩＷ６上に配線金属層を成膜、パタ
ーニングしてソース′；極７およびドレイン電極８を形
成し、ＴＰＴを作成する。
ーニングしてソース′；極７およびドレイン電極８を形
成し、ＴＰＴを作成する。
〔例えばプロシーディング オブ ザ シックスインタ
ーナショナル リサーチコンファレンスジャパン デイ
スプレィ゛８６ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆｔｈ
ｅ ６ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ ｌ１ｉｓｐ
ｌａｙ Ｒｅ５ｅａｒｃｈＣｏｎｆｅｒｅｎｃｅ Ｊａ
ｐａｎ Ｄｉｓｕｐｌａｙ ’ ８６ ） Ｐ ２０
４ ）。
ーナショナル リサーチコンファレンスジャパン デイ
スプレィ゛８６ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆｔｈ
ｅ ６ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ ｌ１ｉｓｐ
ｌａｙ Ｒｅ５ｅａｒｃｈＣｏｎｆｅｒｅｎｃｅ Ｊａ
ｐａｎ Ｄｉｓｕｐｌａｙ ’ ８６ ） Ｐ ２０
４ ）。
また第５図においては、ゲート電極２が形成されている
絶縁基板１上に絶縁体層３．半導体層４゜保護金属Ｎ５
を成膜した後、該保護金属［５の所定の位置に窓明けを
行ない不純物半導体層６を成膜、ソース、ドレイン電極
部にパターニングする。
絶縁基板１上に絶縁体層３．半導体層４゜保護金属Ｎ５
を成膜した後、該保護金属［５の所定の位置に窓明けを
行ない不純物半導体層６を成膜、ソース、ドレイン電極
部にパターニングする。
この後不純物半導体層をマスクにしてチャンネル部の保
護金属層５をエツチング、さらに不純物半導体Ｍ６上に
配線金属層を成膜、パターニングしてソース電極７およ
びドレイン電極８を形成し、ＴＰＴを作成する。〔特願
昭６２−１８１５３１号］ 発明が解決しようとする課題 しかしながら上記第４図の構造では、不純物半導体層６
と保護絶縁体Ｊ！９とが接しておりこの両層の不整合性
によって界面が水泡状になることがある。この水泡状の
界面をブリスタと言う、ブリスタが発生すると不純物半
導体Ｍ６と保護絶縁体層９との付着性が悪くなり膜剥が
れが生じる。
護金属層５をエツチング、さらに不純物半導体Ｍ６上に
配線金属層を成膜、パターニングしてソース電極７およ
びドレイン電極８を形成し、ＴＰＴを作成する。〔特願
昭６２−１８１５３１号］ 発明が解決しようとする課題 しかしながら上記第４図の構造では、不純物半導体層６
と保護絶縁体Ｊ！９とが接しておりこの両層の不整合性
によって界面が水泡状になることがある。この水泡状の
界面をブリスタと言う、ブリスタが発生すると不純物半
導体Ｍ６と保護絶縁体層９との付着性が悪くなり膜剥が
れが生じる。
また第５図の構造では、プリスタの問題は生じないが半
導体７１４のチャンネル部上に保護層がないのでチャン
ネル部の半導体層４が酸化したりナトリウムなどで汚染
されたりしてＴＰＴの特性が変化するという問題点を有
していた。
導体７１４のチャンネル部上に保護層がないのでチャン
ネル部の半導体層４が酸化したりナトリウムなどで汚染
されたりしてＴＰＴの特性が変化するという問題点を有
していた。
本発明は上記問題点に鑑み、プリスタを生じさせずにか
つＴＰＴ特性の変化も生じない薄膜トランジスクーの構
造およびその製造方法を提供するものである。
つＴＰＴ特性の変化も生じない薄膜トランジスクーの構
造およびその製造方法を提供するものである。
課題を解決するための手段
上記問題点を解決するために本発明の１欣トランジスタ
ーは、保護絶縁体層と不純物半導体層との間に保護金属
層を設けた構造で、その製造方法は、保護絶縁体層上に
保護金属層を成膜し、ソース、ドレイン電極部の該保護
金ｉｓを除去、そののち不純物半導体層を成膜、パター
ニング後、ソース、ドレイン電極を形成するというもの
である。
ーは、保護絶縁体層と不純物半導体層との間に保護金属
層を設けた構造で、その製造方法は、保護絶縁体層上に
保護金属層を成膜し、ソース、ドレイン電極部の該保護
金ｉｓを除去、そののち不純物半導体層を成膜、パター
ニング後、ソース、ドレイン電極を形成するというもの
である。
作用
本発明は上記した構造と製造方法によって、不純物半導
体層と保護絶縁体層とが接することがないためプリスタ
が発生せず膜の付着性が安定化する。また半導体層のチ
ャンネル部上に保護絶縁体層があるのでチャンネル部の
半導体層が酸化したりナトリウムなどで汚染されたすせ
ずＴＰＴ特性が安定化する。
体層と保護絶縁体層とが接することがないためプリスタ
が発生せず膜の付着性が安定化する。また半導体層のチ
ャンネル部上に保護絶縁体層があるのでチャンネル部の
半導体層が酸化したりナトリウムなどで汚染されたすせ
ずＴＰＴ特性が安定化する。
実施例
以下に本発明の一実施例のＴＰＴ構造およびその製造方
法について、図面を参照しながら説明する。第１図、第
２図は本発明の実施例におけるＴＰＴの断面図を示すも
のである。第３図（ａ）〜（ｆ）にプロセスを示す、第
１図、第２図、第３図において、ｌは絶縁基板、２はゲ
ート電極、３はゲート絶縁体層、４は半導体層、５は保
護金属層、６は不純物半導体層、７はソース電極、８は
ドレイン電極、９は保護絶縁層である。
法について、図面を参照しながら説明する。第１図、第
２図は本発明の実施例におけるＴＰＴの断面図を示すも
のである。第３図（ａ）〜（ｆ）にプロセスを示す、第
１図、第２図、第３図において、ｌは絶縁基板、２はゲ
ート電極、３はゲート絶縁体層、４は半導体層、５は保
護金属層、６は不純物半導体層、７はソース電極、８は
ドレイン電極、９は保護絶縁層である。
ＴＰＴ作成プロセスと各層の構成材料を順追って説明す
る。第３図（ａ）のように、硝子基板ｌ上にゲート電極
２を成膜パターニングする０次に、上記基板上に第３図
（ｂ）に示すように、シリコンナイトライド層３．ａ−
３ｉ！４、窒化シリコンｒｉ！ｉ９をプラズマＣＶＤ等
で成膜し、さらにクロム層５をスパッター等で成膜する
０次に、第３図（Ｃ）に示すように、該クロム層５と窒
化シリコン層９を所定の形状にパターニングし、その上
に第３図（ｄ）の示すように、ｎ″ ：ａ−３ＩＩｉ６
を成膜する。さらに、ｎ’：ａ−３ｉ層６をソース、ド
レイン電極部にパターニングする。その際、第３図（ｅ
）に示す様にｎ”：ａ−３ｉ層６とａ−３ｉ層４とを同
時にパターニング可能であるが、ＴＰＴのチャンネル部
分のａ−３ｉｊｉ４は、先にパターニングしたクロム層
５があるためエンチングされない、さらに第３図Ｉｆ）
に示すように、ｎ”：ａ−３ｉｌ１６をマスクにして、
チャンネル部の保護金属層５をエツチングし、ＴＰＴの
チャンネルを形成する。
る。第３図（ａ）のように、硝子基板ｌ上にゲート電極
２を成膜パターニングする０次に、上記基板上に第３図
（ｂ）に示すように、シリコンナイトライド層３．ａ−
３ｉ！４、窒化シリコンｒｉ！ｉ９をプラズマＣＶＤ等
で成膜し、さらにクロム層５をスパッター等で成膜する
０次に、第３図（Ｃ）に示すように、該クロム層５と窒
化シリコン層９を所定の形状にパターニングし、その上
に第３図（ｄ）の示すように、ｎ″ ：ａ−３ＩＩｉ６
を成膜する。さらに、ｎ’：ａ−３ｉ層６をソース、ド
レイン電極部にパターニングする。その際、第３図（ｅ
）に示す様にｎ”：ａ−３ｉ層６とａ−３ｉ層４とを同
時にパターニング可能であるが、ＴＰＴのチャンネル部
分のａ−３ｉｊｉ４は、先にパターニングしたクロム層
５があるためエンチングされない、さらに第３図Ｉｆ）
に示すように、ｎ”：ａ−３ｉｌ１６をマスクにして、
チャンネル部の保護金属層５をエツチングし、ＴＰＴの
チャンネルを形成する。
最終、配線金属をパターニングし、ソース、ドレイン電
極８．９を形成し、ＴＰＴ作成する。
極８．９を形成し、ＴＰＴ作成する。
以上のように゛本実施例によればｎ”：ａ−３ｉ層６と
窒化シリコン層９との間にクロムＮ５を設けることによ
り、ブリスタの発生を防ぐことができかつａ−３ｉ層４
のチャンネル部分にクロム層９を設けることにより、ａ
−３ｉ層４の酸化や汚染を防ぐことができる。
窒化シリコン層９との間にクロムＮ５を設けることによ
り、ブリスタの発生を防ぐことができかつａ−３ｉ層４
のチャンネル部分にクロム層９を設けることにより、ａ
−３ｉ層４の酸化や汚染を防ぐことができる。
第２図では、ソース、ドレイン電極部に窓をあけた例を
示している。なお第２図中に記した番号は、第１図中の
場合と同じである。
示している。なお第２図中に記した番号は、第１図中の
場合と同じである。
なお実施例において、絶縁基板ｌは硝子基板としたが絶
縁基板１は硝子、プラスチック、アルミナ、シリコニア
のいずれであってもよい、また絶縁基板１は透明、不透
明のいずれであってもよい。
縁基板１は硝子、プラスチック、アルミナ、シリコニア
のいずれであってもよい、また絶縁基板１は透明、不透
明のいずれであってもよい。
ゲート絶縁体層２はプラズマＣＶＤで作成した単層のシ
リコンナイトライドとしたがゲート絶縁体層２はナイト
ライドシリコン、シリコンオキサイド、タンタルオキサ
イド、シリコンオキシナイトライド、りんけい酸ガラス
のうち少なくとも１種類以上を用いた単層あるいは複数
層でもよく作成方法もプラズマＣｖＤＥ法、減圧ＣＶＤ
法、常圧ＣＶＤ法、光ＣＶＤ法、スパッタ法のいずれを
用いてもよい、半導体Ｎ４はプラズマＣＶＤ法で作成し
たａ−３ｉとしたが半導体Ｎ４はａ−３ｉ。
リコンナイトライドとしたがゲート絶縁体層２はナイト
ライドシリコン、シリコンオキサイド、タンタルオキサ
イド、シリコンオキシナイトライド、りんけい酸ガラス
のうち少なくとも１種類以上を用いた単層あるいは複数
層でもよく作成方法もプラズマＣｖＤＥ法、減圧ＣＶＤ
法、常圧ＣＶＤ法、光ＣＶＤ法、スパッタ法のいずれを
用いてもよい、半導体Ｎ４はプラズマＣＶＤ法で作成し
たａ−３ｉとしたが半導体Ｎ４はａ−３ｉ。
多結晶シリコン、セレン化カドミウム、テルルのいずれ
であってもよく作成方法もプラズマＣＶＤ。
であってもよく作成方法もプラズマＣＶＤ。
減圧ＣＶＤ法、常圧ＣＶＤ法、光ＣＶＤ法のいずれを用
いてもよい、保護金属層５はクロムとしたが保護金属層
５はクロム、チタン、タングステンのいずれであっても
よい。
いてもよい、保護金属層５はクロムとしたが保護金属層
５はクロム、チタン、タングステンのいずれであっても
よい。
発明の効果
以上のように本発明は、不純物半導体層と保護絶縁体層
との間に保護金属層を形成することにより、半導体層と
保護絶縁体層との界面にブリスタが発生せず安定した積
層が可能でかつ半導体層の酸化や汚染の少ない安定した
ＴＰＴを作成できる。
との間に保護金属層を形成することにより、半導体層と
保護絶縁体層との界面にブリスタが発生せず安定した積
層が可能でかつ半導体層の酸化や汚染の少ない安定した
ＴＰＴを作成できる。
第１図は本発明の第１の実施例におけるＴＰＴの断面図
、第２図は本発明の第２の実施例におけるＴＰＴの断面
図、第３図は（ａ）〜（ｆ）は第１図の断面構造を持つ
ＴＰＴの作成プロセスを示した各工程図、第４図および
第５図は、従来のＴＰＴの断面図である。 １・・・・・・絶縁基板、２・・・・・・ゲート電極、
３・・・・・・ゲート絶縁体層、４・・・・・・半導体
層、５・・・・・・保護金属層、６・・・・・・不純物
半導体層、７・・・・・・ソースＴｌｐｉ、８・・・・
・・ドレイン電極、９・・・・・・保護絶縁体層。 代理人の氏名 弁理士 中尾敏男 はか１名トー蛯１友
１叛 ２−一−ゲート１ｊン（ｋ ｇ−恨謹珪予枳体糧 第２図 第３図 第３図
、第２図は本発明の第２の実施例におけるＴＰＴの断面
図、第３図は（ａ）〜（ｆ）は第１図の断面構造を持つ
ＴＰＴの作成プロセスを示した各工程図、第４図および
第５図は、従来のＴＰＴの断面図である。 １・・・・・・絶縁基板、２・・・・・・ゲート電極、
３・・・・・・ゲート絶縁体層、４・・・・・・半導体
層、５・・・・・・保護金属層、６・・・・・・不純物
半導体層、７・・・・・・ソースＴｌｐｉ、８・・・・
・・ドレイン電極、９・・・・・・保護絶縁体層。 代理人の氏名 弁理士 中尾敏男 はか１名トー蛯１友
１叛 ２−一−ゲート１ｊン（ｋ ｇ−恨謹珪予枳体糧 第２図 第３図 第３図
Claims (8)
- （１）逆スタガード型薄膜トランジスターであって、ゲ
ート電極パターンの形成された絶縁基板上にゲート絶縁
層と半導体層とが順にあり、前記半導体層のチャンネル
部上に保護絶縁体層と保護金属層が順にパターニングさ
れていて、前記半導体層のソース、ドレイン電極部上と
前記保護金属層上にソース、ドレイン電極を形成する不
純物半導体層と配線金属層とが順にある構造を特徴とす
る薄膜トランジスター。 - （２）ゲート電極パターンの形成された絶縁基板上にゲ
ート絶縁体層、半導体層、保護絶縁体層、保護金属層を
順に成膜し、ソース、ドレイン電極部の前記保護金属層
と保護絶縁体層とを除去後、不純物半導体層を成膜、パ
ターニング後、ソース、ドレイン電極を形成することを
特徴とする薄膜トランジスターの製造方法。 - （３）半導体層に非晶質シリコンあるいは多結晶シリコ
ン、セレン化カドミウム、テルルを用いたことを特徴と
する請求項１記載の薄膜トランジスター。 - （４）絶縁基板に透明な硝子、プラスチックあるいは不
透明または着色を施した硝子、プラスチック、アルミナ
、ジルコニアを用いたことを特徴とする請求項１記載の
薄膜トランジスター。 - （５）ゲート絶縁体層をプラズマＣＶＤ法あるいは減圧
ＣＶＤ法、常圧ＣＶＤ法、光ＣＶＤ法、スパッタ法で成
膜することを特徴とする請求項１記載の薄膜トランジス
ター。 - （６）ゲート絶縁体層をシリコンナイトライドあるいは
シリコンオキサイド、タンタルオキサイド、シリコンオ
キシナイトライド、りんけい酸ガラスのうち少なくとも
１種類以上を用いた単層あるいは複数層で構成すること
を特徴とする請求項１記載の薄膜トランジスター。 - （７）半導体層をプラズマＣＶＤ法あるいは減圧ＣＶＤ
法、常圧ＣＶＤ法、光ＣＶＤ法で成膜することを特徴と
する請求項１記載の薄膜トランジスター。 - （８）保護金属層にクロムあるいはチタン、タングステ
ンおよびそれらの合金を用いたことを特徴とする請求項
１記載の薄膜トランジスター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133313A JPH01302865A (ja) | 1988-05-31 | 1988-05-31 | 薄膜トランジスターおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133313A JPH01302865A (ja) | 1988-05-31 | 1988-05-31 | 薄膜トランジスターおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01302865A true JPH01302865A (ja) | 1989-12-06 |
Family
ID=15101761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63133313A Pending JPH01302865A (ja) | 1988-05-31 | 1988-05-31 | 薄膜トランジスターおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01302865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0542279A1 (en) * | 1991-11-15 | 1993-05-19 | Casio Computer Company Limited | Thin-film transistor with a protective layer and method of manufacturing the same |
| JP2011205105A (ja) * | 2011-04-22 | 2011-10-13 | Casio Computer Co Ltd | 薄膜トランジスタおよびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125978A (ja) * | 1987-11-11 | 1989-05-18 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
-
1988
- 1988-05-31 JP JP63133313A patent/JPH01302865A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125978A (ja) * | 1987-11-11 | 1989-05-18 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0542279A1 (en) * | 1991-11-15 | 1993-05-19 | Casio Computer Company Limited | Thin-film transistor with a protective layer and method of manufacturing the same |
| US5427962A (en) * | 1991-11-15 | 1995-06-27 | Casio Computer Co., Ltd. | Method of making a thin film transistor |
| JP2011205105A (ja) * | 2011-04-22 | 2011-10-13 | Casio Computer Co Ltd | 薄膜トランジスタおよびその製造方法 |
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