JPH01300348A - 試験方式 - Google Patents
試験方式Info
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- JPH01300348A JPH01300348A JP63132141A JP13214188A JPH01300348A JP H01300348 A JPH01300348 A JP H01300348A JP 63132141 A JP63132141 A JP 63132141A JP 13214188 A JP13214188 A JP 13214188A JP H01300348 A JPH01300348 A JP H01300348A
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- JP
- Japan
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- test
- tester
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- device under
- port
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- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 100
- 238000010998 test method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 3
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 2
- 238000004092 self-diagnosis Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2733—Test interface between tester and unit under test
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は被試験機となるＣＡＤ／ＣＡＭシステム、ＣＮ
Ｃ装置等のハードウェアの良否をチェックする試験方式
に関する。
Ｃ装置等のハードウェアの良否をチェックする試験方式
に関する。
〈従来技術〉
従来、ＣＮＣ装置等の被試験機をチェックする際には、
被試験機に自己診断のためのソフトウェアを組み込み、
被試験機上の出力機器に試験結果を表示していた。また
、他には被試験機の専用試験機を作成し、導通チェック
等の電気的試験を行っていた。
被試験機に自己診断のためのソフトウェアを組み込み、
被試験機上の出力機器に試験結果を表示していた。また
、他には被試験機の専用試験機を作成し、導通チェック
等の電気的試験を行っていた。
〈発明が解決しようとする課題〉
ところで、従来技術では専用試験機やソフトウェアを作
る必要があるので製作のための時間や費用が掛かり過ぎ
るという問題があり、被試験機の出力装置が無い場合や
故障している場合に自己診断を行うと試験結果が確認で
きないなどの問題点があった。
る必要があるので製作のための時間や費用が掛かり過ぎ
るという問題があり、被試験機の出力装置が無い場合や
故障している場合に自己診断を行うと試験結果が確認で
きないなどの問題点があった。
以上から本発明の目的は、汎用の試験機を用いて試験を
行うことにより試験関連機器のコストを下げると共に、
試験結果を試験機の出力機器により確認することができ
る試験方式を提供することである。
行うことにより試験関連機器のコストを下げると共に、
試験結果を試験機の出力機器により確認することができ
る試験方式を提供することである。
〈課題を解決するための手段〉
第１図は本発明の試験方式を実現できるシステム構成図
である。
である。
１は被試験機、２は試験機、３は解読手段となるＲＯＭ
、４，５はＣＰＵ、６，７はシリアルポート、８はＩ／
Ｏポート、９はチェック端子、１Ｏ９１１はメモリ、１
２はデイスプレィである。
、４，５はＣＰＵ、６，７はシリアルポート、８はＩ／
Ｏポート、９はチェック端子、１Ｏ９１１はメモリ、１
２はデイスプレィである。
〈作用〉
被試験機１に設けられたＲＯＭ３により試験機２からの
指令を解読すると共に、被試験機１と試験Ｉａ２とをシ
リアルポート６．７にて接続し、かつ被試験機１のＩ／
Ｏポート８と試験機２のチェック端子９を接続し、被試
験機ｌはシリアルポート６．７を介して試験機から入力
された指令を解読し該指令に基づく試験結果をシリアル
ポート７からまたはＩ／Ｏポート８から試験機２へ入力
し、試験機２は試験結果とあらかじめ決められている期
待値との同一性により被試験機１のハードウェアの良否
を判定する。
指令を解読すると共に、被試験機１と試験Ｉａ２とをシ
リアルポート６．７にて接続し、かつ被試験機１のＩ／
Ｏポート８と試験機２のチェック端子９を接続し、被試
験機ｌはシリアルポート６．７を介して試験機から入力
された指令を解読し該指令に基づく試験結果をシリアル
ポート７からまたはＩ／Ｏポート８から試験機２へ入力
し、試験機２は試験結果とあらかじめ決められている期
待値との同一性により被試験機１のハードウェアの良否
を判定する。
〈実施例〉
第１図は本発明の試験方式を実現できるシステム構成図
である。
である。
図において、】は被試験機であり６例えばＣＡＤ／ＣＡ
Ｍシステム、ＣＮＣ装置、ｐｃ表装置に相当する。２は
各種被試験機に共通に使用可能な汎用の試験機、３は解
読手段となるソフトウェアが記憶されたＲＯＭであり、
試験機２からの指令データを解読する。すなわち、被試
験機１のＣＰＵ５と試験機２のＣＰＵ４とを対応させ、
試験機２での試験を実現させる。６，７はシリアルポー
トであり、被試験機１と試験１２とを接続させ。
Ｍシステム、ＣＮＣ装置、ｐｃ表装置に相当する。２は
各種被試験機に共通に使用可能な汎用の試験機、３は解
読手段となるソフトウェアが記憶されたＲＯＭであり、
試験機２からの指令データを解読する。すなわち、被試
験機１のＣＰＵ５と試験機２のＣＰＵ４とを対応させ、
試験機２での試験を実現させる。６，７はシリアルポー
トであり、被試験機１と試験１２とを接続させ。
試験機２からの指令データあるいは被試験機１からの試
験結果となるシリアルデータを転送させる。
験結果となるシリアルデータを転送させる。
８はＩ／Ｏポートであり、例えば被試験機１の動作状態
を示す発光ダイオード８ａの発光信号の出力端子が設け
られている。９はチェック端子であり、被試験機ｌのＩ
／Ｏポート８と接続され１発光信号を試験結果として試
験機２へ入力する。／Ｏ．１１はメモリ（ＲＡＭ）であ
り、試験機２のメモリ／Ｏにはあらかじめ決められてい
る試験結果の期待値が、また被試験機１のメモリ１１に
は指令データに指示された入出力データがそれぞれ記憶
される。１２はデイスプレィであり、被試験機１のハー
ドウェアの良否が表示される。
を示す発光ダイオード８ａの発光信号の出力端子が設け
られている。９はチェック端子であり、被試験機ｌのＩ
／Ｏポート８と接続され１発光信号を試験結果として試
験機２へ入力する。／Ｏ．１１はメモリ（ＲＡＭ）であ
り、試験機２のメモリ／Ｏにはあらかじめ決められてい
る試験結果の期待値が、また被試験機１のメモリ１１に
は指令データに指示された入出力データがそれぞれ記憶
される。１２はデイスプレィであり、被試験機１のハー
ドウェアの良否が表示される。
試験機２のＣＰＵ４は、シリアルポート６またはチェッ
ク端子９から入力される試験結果と、あらかじめ決めら
れている期待値との同一性により被試験機１のハードウ
ェアの良否を判断する。すなわち、試験結果と期待値が
同じ場合に被試験機１は正常と判断され、試験結果と期
待値が異なる場合に被試験機１の不良が判断される。
ク端子９から入力される試験結果と、あらかじめ決めら
れている期待値との同一性により被試験機１のハードウ
ェアの良否を判断する。すなわち、試験結果と期待値が
同じ場合に被試験機１は正常と判断され、試験結果と期
待値が異なる場合に被試験機１の不良が判断される。
第２図は指令データの構成を説明するための図である。
図において、（０）、（１）、（２）、（３）、（９）
。
。
（１５）は各指令データの位置を表し、ＣＭＤはコマン
ド部で、メモリ空間またはＩ／Ｏ／Ｏ０指定したアドレ
スの読出しを命令するＲ （ＲＥＡＤ）。
ド部で、メモリ空間またはＩ／Ｏ／Ｏ０指定したアドレ
スの読出しを命令するＲ （ＲＥＡＤ）。
メモリ空間の物理アドレスへの書込みを命令するＷ（Ｗ
ＲＩＴＥ）によりコマンドが指示される。
ＲＩＴＥ）によりコマンドが指示される。
Ｍ／Ｉはアドレス空間指示部で、メモリ空間のアドレス
を指示するＭ、Ｉ／Ｏ／Ｏ０アドレスを指示するＩによ
りアドレス空間が指示される。
を指示するＭ、Ｉ／Ｏ／Ｏ０アドレスを指示するＩによ
りアドレス空間が指示される。
Ｂ／Ｗはアクセス単位指示部で、８ビツト（１バイト）
の単位でアクセスするＢ、１６ビツト（１ワード）の単
位でアクセスするＷによりアクセス単位が指示される。
の単位でアクセスするＢ、１６ビツト（１ワード）の単
位でアクセスするＷによりアクセス単位が指示される。
ＡＤＨは入出力アドレス指示部で、アクセスを行うメモ
リ空間またはＩ／Ｏ／Ｏ０先頭アドレスｏｏｏｏｏｏ〜
０ＦＦＦＦＦＨが指示される。ＬＥＮは入出力データ数
指示部であり、入出力データの個数Ｎを指示する。ＤＡ
ＴＡはデータ部であり、１６進数からなるＮ個の入出力
データである。
リ空間またはＩ／Ｏ／Ｏ０先頭アドレスｏｏｏｏｏｏ〜
０ＦＦＦＦＦＨが指示される。ＬＥＮは入出力データ数
指示部であり、入出力データの個数Ｎを指示する。ＤＡ
ＴＡはデータ部であり、１６進数からなるＮ個の入出力
データである。
以下に試験に伴う第１図の動作を説明する。
まず、メモリ空間の試験を説明すると、試験機２から例
えば以下に示す指令データ ｒｗＭＢ、０１２３４５０００００３：５八１９λよ」
をシリアルポート６を介して被試験機ｌに転送すルトト
もに、転送デー’ｌ ｒ５Ａ、３Ｃ，２１４を期待値と
してメモリ／Ｏに記憶する。
えば以下に示す指令データ ｒｗＭＢ、０１２３４５０００００３：５八１９λよ」
をシリアルポート６を介して被試験機ｌに転送すルトト
もに、転送デー’ｌ ｒ５Ａ、３Ｃ，２１４を期待値と
してメモリ／Ｏに記憶する。
上記指令データを解読手段（ＲＯＭ３）によって解読し
、解読結果に従って被試験機１は、物理アドレス０１２
３４５番地のメモリに１バイトのデータｒ５ＡＪ （
１６進数）を、そして物理アドレス０１２３４６番地の
メモリに１バイトのデータｒ３ｃＪ （１６進数）を
、更に物理アドレス０１２３４７番地のメモリに１バイ
トのデータ「２ＩＪ （１６進数）を記憶する。
、解読結果に従って被試験機１は、物理アドレス０１２
３４５番地のメモリに１バイトのデータｒ５ＡＪ （
１６進数）を、そして物理アドレス０１２３４６番地の
メモリに１バイトのデータｒ３ｃＪ （１６進数）を
、更に物理アドレス０１２３４７番地のメモリに１バイ
トのデータ「２ＩＪ （１６進数）を記憶する。
次いで、試験機２は新たな指令データ
を転送し、メモリ１１の各アドレスに記憶されたデータ
（すなわちｒ５Ａ、３Ｃ，２１Ｊ ）を読み出す。
（すなわちｒ５Ａ、３Ｃ，２１Ｊ ）を読み出す。
試験機２は、シリアルポート７．６を介して被試験機１
から入力されたデータ（ｒ５Ａ、３Ｇ。
から入力されたデータ（ｒ５Ａ、３Ｇ。
２１」）と、メモリ／Ｏに記憶しである期待値（ｒ５Ａ
、３Ｃ，２１Ｊ ）とを比較し、一致していれば、被試
験機１は正常と判断し、デイスプレィ１２に正常表示を
する。
、３Ｃ，２１Ｊ ）とを比較し、一致していれば、被試
験機１は正常と判断し、デイスプレィ１２に正常表示を
する。
一方、シリアルポート７．６を介して入力されたデータ
がｒ５Ａ、３Ｃ，２又」のように、期待値ｒ５Ａ、３Ｃ
，スユ、」と異なる場合には、被試験機１の不良が判断
される。
がｒ５Ａ、３Ｃ，２又」のように、期待値ｒ５Ａ、３Ｃ
，スユ、」と異なる場合には、被試験機１の不良が判断
される。
この場合には、デイスプレィ１２に「メモリ不良（アド
レス＝０１２３４７）Ｊと表示し、故障箇所を明示する
。
レス＝０１２３４７）Ｊと表示し、故障箇所を明示する
。
続いて、Ｉ／Ｏ／Ｏ０試験を説明すると、試験機２から
例えば以下に示す指令データ 「ＷＩＷｏｏＦｏｏｏ ０００００１ ｏＯＯｌ」をシ
リアルポート６を介して被試験機ｌに転送すると共に、
転送データｒｏｏｏＩＪをメモリ／Ｏに期待値として記
憶する。なお、Ｉ／Ｏ／Ｏ０アドレス０ＯＦＯＯＯ番地
（すなわちＩ／Ｏポート８の０ＯＦＯＯＯ番端子）は発
光ダイオード８ａの端子に相当し、データｒｏｏｏｌＪ
は発光ダイオード８ａの発光信号に相当する。
例えば以下に示す指令データ 「ＷＩＷｏｏＦｏｏｏ ０００００１ ｏＯＯｌ」をシ
リアルポート６を介して被試験機ｌに転送すると共に、
転送データｒｏｏｏＩＪをメモリ／Ｏに期待値として記
憶する。なお、Ｉ／Ｏ／Ｏ０アドレス０ＯＦＯＯＯ番地
（すなわちＩ／Ｏポート８の０ＯＦＯＯＯ番端子）は発
光ダイオード８ａの端子に相当し、データｒｏｏｏｌＪ
は発光ダイオード８ａの発光信号に相当する。
被試験機ｌは、解読手段（ＲＯＭ３）によって指令デー
タを解読し、解読結果に従ってＩ／Ｏポート８の０ＯＦ
ＯＯＯ番端子に発光信号「０００１」を出力し、発光ダ
イオード８ａを点灯させる。
タを解読し、解読結果に従ってＩ／Ｏポート８の０ＯＦ
ＯＯＯ番端子に発光信号「０００１」を出力し、発光ダ
イオード８ａを点灯させる。
しかる後、試験機２は被試験機１の０ＯＦＯＯＯ番地の
Ｉ／Ｏ端子に接続されたチェック端子９より読み取った
データｒ１」 （電流が流れていると「１」、流れてい
ないと「０」）と、メモリ／Ｏに記憶しである期待値ｒ
ｏｏｏＩＪとが同じであるかチェックし、同じであれば
、被試験機１の発光ダイオード８ａは正常と判断する。
Ｉ／Ｏ端子に接続されたチェック端子９より読み取った
データｒ１」 （電流が流れていると「１」、流れてい
ないと「０」）と、メモリ／Ｏに記憶しである期待値ｒ
ｏｏｏＩＪとが同じであるかチェックし、同じであれば
、被試験機１の発光ダイオード８ａは正常と判断する。
一方、Ｉ／Ｏポート８．チェック端子９を介して読み取
ったデータがｒＱＪのように、期待値ｒｏｏｏＩＪと異
なる場合には、発光ダイオード８ａの不良が判断される
。
ったデータがｒＱＪのように、期待値ｒｏｏｏＩＪと異
なる場合には、発光ダイオード８ａの不良が判断される
。
この場合には、デイスプレィ１２にＦＬＥＤ不良（アド
レス＝ＯＯＦＯＯＯ）Ｊと表示し５故障箇所を明示する
。
レス＝ＯＯＦＯＯＯ）Ｊと表示し５故障箇所を明示する
。
なお、被試験機１が正常の時に、例えば「メモリＯＫＪ
、ｒＬＥＤ ＯＫＪ等の表示を行なってもかまわな
い。
、ｒＬＥＤ ＯＫＪ等の表示を行なってもかまわな
い。
〈発明の効果〉
以上本発明によれば、被試験機に試験機からの指令を解
読する手段を設けると共に、被試験機と試験機とをシリ
アルポートにて接続し、かつ被試験機のＩ／Ｏボートと
試験機のチェック端子を接続し、被試験機はシリアルポ
ートを介して試験機から入力された指令を解読し該指令
に基づく試験結果をシリアルポートからまたはＩ／Ｏポ
ートから試験機へ入力し、試験機は試験結果とあらかじ
め決められている期待値との同一性により被試験機のハ
ードウェアの良否を判定するように構成したから、各種
被試験機に共通に使用できる一般的な試験機を提供でき
、しかも試験結果を試験機の出力機器により確認するこ
とができるばかりでなく、試験関連機器のコストを下げ
ることができる。
読する手段を設けると共に、被試験機と試験機とをシリ
アルポートにて接続し、かつ被試験機のＩ／Ｏボートと
試験機のチェック端子を接続し、被試験機はシリアルポ
ートを介して試験機から入力された指令を解読し該指令
に基づく試験結果をシリアルポートからまたはＩ／Ｏポ
ートから試験機へ入力し、試験機は試験結果とあらかじ
め決められている期待値との同一性により被試験機のハ
ードウェアの良否を判定するように構成したから、各種
被試験機に共通に使用できる一般的な試験機を提供でき
、しかも試験結果を試験機の出力機器により確認するこ
とができるばかりでなく、試験関連機器のコストを下げ
ることができる。
第１図は本発明の試験方式を実現できるシステム構成図
。 第２図は指令データの構成を説明するための図。 １・・被試験機、 ２・・試験機。 ３・・解読手段となるＲＯＭ、 ４．５ ・ ・ｃｐｕ。 ６，７・・シリアルポート、 ８・・Ｉ／Ｏポート。 ９・・チェック端子、／Ｏ．１１・・メモリ。 １２・・デイスプレィ。
。 第２図は指令データの構成を説明するための図。 １・・被試験機、 ２・・試験機。 ３・・解読手段となるＲＯＭ、 ４．５ ・ ・ｃｐｕ。 ６，７・・シリアルポート、 ８・・Ｉ／Ｏポート。 ９・・チェック端子、／Ｏ．１１・・メモリ。 １２・・デイスプレィ。
Claims (1)
- 被試験機に試験機からの指令を解読する手段を設けると
共に、前記被試験機と前記試験機とをシリアルポートに
て接続し、かつ前記被試験機のＩ／Ｏポートと前記試験
機のチェック端子を接続し、被試験機は前記シリアルポ
ートを介して試験機から入力された指令を解読し該指令
に基づく試験結果を該シリアルポートからまたはＩ／Ｏ
ポートから試験機へ入力し、試験機は試験結果とあらか
じめ決められている期待値との同一性により前記被試験
機のハードウェアの良否を判定することを特徴とする試
験方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132141A JPH01300348A (ja) | 1988-05-30 | 1988-05-30 | 試験方式 |
| PCT/JP1989/000505 WO1989012273A1 (en) | 1988-05-30 | 1989-05-22 | Testing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132141A JPH01300348A (ja) | 1988-05-30 | 1988-05-30 | 試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01300348A true JPH01300348A (ja) | 1989-12-04 |
Family
ID=15074321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63132141A Pending JPH01300348A (ja) | 1988-05-30 | 1988-05-30 | 試験方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH01300348A (ja) |
| WO (1) | WO1989012273A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030085772A (ko) * | 2002-05-01 | 2003-11-07 | 김응석 | 컴퓨터 프린터 포트를 이용한 데이터 획득 방법 및 그 장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2642397C2 (ru) * | 2016-04-13 | 2018-01-24 | Василий Яковлевич Балиашвили | Устройство для контроля электрического монтажа |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143458A (en) * | 1978-09-29 | 1980-11-08 | Nec Corp | Testing device for logic unit |
-
1988
- 1988-05-30 JP JP63132141A patent/JPH01300348A/ja active Pending
-
1989
- 1989-05-22 WO PCT/JP1989/000505 patent/WO1989012273A1/ja unknown
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030085772A (ko) * | 2002-05-01 | 2003-11-07 | 김응석 | 컴퓨터 프린터 포트를 이용한 데이터 획득 방법 및 그 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1989012273A1 (en) | 1989-12-14 |
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