JPH02201549A - マイクロプロセッサベースの被テストユニットの核をテストするための方法およびメインフレームとマイクロプロセッサベースの被テストユニットとの間をインタフェースするための方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 この発明は一般的にはマイクロプロセッサベースの電子
システムのテストおよび故障追跡に関し、かつより特定
的にはメモリエミュレーション技術を用いるマイクロプ
ロセッサベースのｒｂ電子システム核のテストおよび故
障追跡に関する。

発明の背妖 消費者用および産業用製品の両方における複雑なマイク
ロプロセッサベースのシステムの幅広い使用とともに、
回路の故障の、特定的にはそのようなシステムの核のテ
ストおよび診断の自動化が大変所望となった。そのよう
なシステムの核は、マイクロプロセッサ（μＰ）それ自
体、およびマイクロプロセッサが適切に機能するために
正しく相互作用することが必要である関連のエレメント
、特定的にはメモリ、クロック、アドレスバスおよびデ
ータバスに関連することが当該技術においてよく理解さ
れている。核のエレメントがテスト装置によってエミュ
レートされるいわゆるエミュレーティブテスタが機能テ
ストのために一般的となったが、なぜならばそれらが、
核が最小限度にさえ動作しない（ｎｏｔ　ｏｐｅｒａｔ
ｉｖｅ　）場合でさえ核の詳細な診断を可能とするから
である。

１つの型のエミュレーティブテスタは、ケイ・ニス・パ
ース力（Ｋ、Ｓ、Ｂｈａｓｋａｒ）などに発行され、共
通に譲渡され、かつここに引用により援用される、米国
特許第４，４５５，６５４号において説明されるテスタ
によって例示される、マイクロプロセッサエミュレータ
である。そのシステムにおいて、Ｕ　Ｕ　Ｔ　（ｕｎｉ
ｔ　ｕｎｄｅｒ　ｔｅｓｔ）μＰを除去しかつＵＵＴの
μＰソケットを介してテストシステムを接続することに
よって接続がＵＵＴに対してなされる。パース力のシス
テムは、別のサイクルで進める前にバスアクセスの単一
のサイクルがなされかつ動作されるバスアクセスモー下
において動作する。読出または書込動作を行なうために
バスアクセスサイクルがテストシステムμＰをＵＵＴバ
スとの交信内に置き、さらにそれから新しいアドレスを
伴う別の読出または書込コマンドを発生するため、また
はＵＵＴのメモリからのデータ読出しに関する適切な動
作をとるために、テストシステムμＰをテストシステム
の内部回路へ切換える。そのようなシステムにおいて、
単一のアクセスサイクルをもたらすために必要とされる
バスの切換えは、より速くかつより複雑なμＰに適用さ
れるとき制限となり、かつ適したバススイッチの設計は
つまらないものではない。

別の型のエミュレーティブテスタはＲＯＭ　（または、
より一般的には、メモリ）エミュレータであり、そこに
おいてシステムＲＯＭはシステムテスト命令およびデー
タを含むようにプログラムされたエミュレーションメモ
リによって置き換えられる。ＲＯＭエミュレーションが
所望であると考えられ、なぜならばＲＯＭはＵＵＴデー
タおよびアドレスバスと直接の交信状態にあり、かつＲ
ＯＭソケットのビン構成が比較的部ｔｐであるからであ
る。ＲＯＭエミュレータはソフトウェア設計およびμＰ
の動作検証における使用に関してよく知られているが、
しかし故障検出および診断のためには最近用いられ始め
たばかりであり、なぜならばテスト装置をそれが受取る
テスト結果と同期させるために同期信号が典型的には利
用可能ではないからである。この問題に対する解決策は
、１９８８年２月１９０に出願された、エム・エイチ・
スコツト（Ｍ、Ｈ，５ｃｏｔ　ｔ）などの米国特許出願
筒０７／１５８，２２３号、「マイクロプロセッサベー
スの電子システムのテストおよび故障追跡のためのメモ
リエミュレーション方法およびシステム（ＭＥＭＯＲＹ
　ＥＭＵＬＡＴＩＯＮ　ＭＥＴＩＩＯＤ　ＡＮＤＳＹＳ
ＴＥＭ　ＦＯＲＴＥＳＴＩＮＧ　ＡＮＤ　ＴＲＯＵＢＬ
ＥＳ１００ＴＩＮＧＭＩＣＲＯＰｌ？０ＣＥＳＳＯｌ？
−ＢＡＳＥＤ　ＥＬＥＣＴＲＯＮＩＣＳＹＳＴＥＭＳ）
Ｊにおいて開示され、それは共通の譲受人に対して譲渡
されかつここに引用によって援用される。そのテストシ
ステムは、μＰベースのメインフレームおよびインフッ
エースボッドを含み、それはまたＵＵＴのμＰおよびメ
モリソケットの両方に接続されるμＰベースのシステム
を含む。インクフェースボッド（ｐｏｄ　）はＵＵＴ　
　μＰに接続される特別論理回路を含み、それは興味の
あるバスサイクルの間に微細分解能同期信号パルスを供
給し、先行技術のμＰエミュレーションによって提供さ
れるそれと同じぐらい効果的である十分な故障追跡故障
分離を提供する。これは、μＰがら抽出された高分解能
同期パルスが、μＰ接続からそれらがなされるのと同じ
容易さでメモリソケットにおいてアドレスおよびデータ
バスからモニタされた信号を分離および評価するために
用いられ得るからである。インクフェースボッドはマイ
クロプロセッサの制御を得、それはそれからＵＵＴメモ
リスペースに接続されたエミュレーションメモリによっ
て提供される命令を実行する。アナライザＲＡＭが各バ
スサイクルごとにＵＵＴメモリ接続をモニタし、それは
ＵＵＴメモリチップ選択線を用いてエンコードされる。

また、その出願において開示されたように、ＲＯＭエミ
ュレーションはメモリエミュレーションに一般化されて
もよく　（たとえばいかなるメモリまたはメモリの一部
分のエミュレーション）、なぜならばμＰベースのシス
テムにおける傾向はＲＡＭを増加させる一方でＲＯＭを
減じ、かつおそら＜ＲＯＭを完全に除去することである
からである。

同時係属中の出願において説明されたシステムの詳細は
そこにおいて詳細に提供されるけれども、簡略にするた
め、ここでは繰返されず、そのシステムの概要が第１図
ないし第３図において示される。

第１図および第２図は全体のテストシステムを示し、そ
れはプローブ３２およびキーボード２０およびデイスプ
レィ２２を含む小さなサイズのメインフレームユニット
１０を含む。メモリインクフェースボッド１２は当技術
においてよく知られた態様で、多重導体ケーブルによっ
てメインフレームへ接続される。ボッドは好ましくはＵ
ＵＴ内において用いられる型のプロセッサに対するテス
ト装置を構成するように働くパーソナリティモジュール
３を含む。多重導体ケーブルはまたボッドをメモリモジ
ュール１００および同期モジュール１５０にも接続し、
それらは主として両方向レピータとして機能してケーブ
ルを介する信頼できる通信を確実にし、かつまたいくつ
かの論理およびスイッチング機能を行なう。メモリモジ
ュールはまたＵＵＴメモリに対する接続を提供してもよ
く、それゆえメモリエミュレーションテストが完了する
とき、ＵＵＴは代わりに電気的にそれ自身のメモリ７０
で作動的にテストされてもよい。メインフレーム、ボッ
ドおよびモジュールの物理的構成がオペレータの便宜の
観点から好ましく思われる一方で、発明にとっては本質
的ではなく、たとえば、共通のハウジング内に含まれる
かまたは示されるよりもより大きなまたはより小さな数
のハウジング内に再グループ化および分配されることが
できる。

以下は、第２図に示されるシステムのより詳細な概略図
である、第３図を特別に参照した、同時係属中の出願の
システムの動作の短い概要である。

オペレータはキーボード２０およびデイスプレィ２２を
用いて興味ある特定のテストを開始し、かつ制御測定回
路２４力月１０２８、ケーブル５０、およびボッド１１
０４６を介してボッドの核に伝えられる命令およびコマ
ンドを発生する。ボッドμＰ４０は、インクフェースボ
ッド１２内で回路をセットアツプして所望のテストを行
なう。診断命令がエミュレーションＲＡＭ６４内に置か
れ、かつリセット制御がＩ１０ポート４６を介しておよ
びケーブル９０を介して通過させられて、μＰ７０の制
御を得、それはリセットしかつそれからエミュレーショ
ンＲＡＭ６４内の命令の実行を開始する。アナライザＲ
ＡＭ６２がケーブル９２を介して戻ってくるテスト結果
をモニタし、かつこれらの結果をボッドの核に通過させ
、それは順にケーブル５０を介してメインフレーム１０
に情Ｎを戻して伝送する。もし故障が検出されれば、オ
ペレータはＵＵＴ１４内の特定のノード上にプローブ３
２を置くように促されるかもしれず、かっＵＵＴマイク
ロプロセッサ７０から抽出された同期パルスが、プロー
ブから読出された情報が適切な時間において、すなわち
、興味のあるバスサイクル内に、起こるとを確実とする
。

第１図ないし第３図のシステムの１つの重要な局面は、
メモリスペース７２においてＵＵＴ　　ＲＯＭ上で行な
われた読出動作からの役に立つ情報を検索するためにチ
ップ選択線８２を使用することである。このテスト方法
において、ＵＵＴ　　μＰ７０はリセットされ、かつエ
ミュレーションＲＡＭ６４によってメモリスペース７２
へ提供された命令の実行を開始する。ＯＵＴ　　μＰ７
０が多数のバスサイクルを実行すると、ＵＵＴアドレス
デコーダ８０が一連の１および０としてチップ選択をデ
コードする。アナライザＲＡＭ６２がメモリ７２ソケツ
トにおいてチップ選択ビンをモニタし、かつもし特定の
バスサイクルの間のチップ選択信号が予期される論理レ
ベルでなければ、故障を示す。この態様で、テスト結果
がＲＯＭソケットからインクフェースボッドへ戻して通
過され得る。

第４図はエミュレートうンＲＡＭ６４とＵＵＴメモリ７
２との間の相互接続をより詳細に示す。

特定的には、ケーブル９２が大変長いかもしれないので
、メモリモジュール１００は適切な動作を確実にするた
めに信号を整えるために設けられてもよい。もちろん、
もしケーブル９２が大変短け゛れば、そのときメモリモ
ジュール１００は必要ではない。

メモリモジュール１００内に含まれるのは、信号経路内
に介在させられるバッファ１０２および１０４である。

ケーブル９２の端部はＵＵＴメモリソケット内に直接接
続するためにコネクタ１１０を含み、かつＲＯＭモジュ
ール１００はＯＵＴメモリを受取るためにソケット１１
２を含んでもよい。そのような構成において、オペレー
タはインタフニースポット１２から、つまり、エミュレ
ーションＲＡＭ６４から、またはソケット１１２内のＵ
ＵＴメモリからの命令の間で選択することができる。し
たがって、スイッチ１１４はデータバッファ１０２また
はメモリソケット１１２の他方を不能化する一方でいず
れかを能動化するために設けられてもよい。エミュレー
トされているＵＵＴメモリがブートＲＯＭである状態に
おいて、ＵＵＴバスの幅に依存して、いくつかのＵＵＴ
ブートＲＯＭがあってもよく、それはいくつかのコネク
タ１１０およびいくつかのメモリモジュール１００を必
要とする。実務的な問題として、この発明はほとんどい
かなるＵＵＴメモリ構成でもに適用する十分な融通性を
提供する。

このテスト装置の１つの重要な特徴は、エミュレーショ
ンＲＡＭパンクロ４Ａおよび６４Ｂとして表わされるエ
ミュレーションＲＡＭの２つのバンクを設けることであ
る。ＵＵＴが機能テストの間に活性であることを確実に
するために、エミュレーションＲＡＭの１つのバンクが
いつもテストの間にＵＵＴμＰ７０に対して提供される
。それゆえ、インクフェースボッド核は、他方がＵＵＴ
メモリスペースに切換えられかつＵＵＴμＰ７０がその
他方のバンクからの命令を実行している間に、バンクの
うちの一方内にμＰ命令をロードしていることができる
。適切な時間において、バンクは、実行されている命令
が別のエミュレーションＲＡＭから来ていることをＵＵ
Ｔマイクロプロセッサ７０が気付かない態様で切換えら
れることができる。エミュレーションバンク選択信号が
論理回路７０によって発生され、かつ第５図と関連して
論じられるであろう。

エミュレーションＲＡＭパンクロ４Ａおよび６４Ｂから
のデータがデータバスをわたってかつバッファ１０２を
介してメモリソケットへ通過する。

ＵＵＴメモリ人力の形式でＵＵＴメモリソケットからの
情報がバス１２２をわたってかつメモリモジュール１０
０内のバッファ１０４を介してインフッエースボッド１
１２ヘフィードバックされ、かつ後に理解されるであろ
うように、これらのＵＵＴメモリ入力はアナライザＲＡ
Ｍ６２によってかつ論理回路６０によって用いられるで
あろう。

再び第２図を参照すると、ＲＯＭ型選択論理回路１２６
がＵＵＴメモリ入力バスに接続され、それは、もしＵＵ
Ｔメモリ７２がＲＯＭであれば、適切なビン情報がイン
フッエースボッド１２と整合することを確実にするため
に信号を発生する。つまり、物理的Ｊ　ＥＤＥＣピン構
成がＲＯＭによって同じであってもよい一方で、電気的
接続はＲＯＭによって（他の位置において）違ってもよ
い。

ボッドの核が論理回路１２６にどの型のＲＯＭがエミュ
レートされるかを知らせる。

同時係属中の出願のシステムが十分な診断を可能としか
つ高い程度の自動テストを提供する一方で、オペレータ
はしばしばそのシステムの十分な診断能力を理解するた
めにＵＵＴをプローブすることを求められる。この要求
されるブロービングは時間がかかりかつテスト装置のオ
ペレータの高い程度の技術を要する。その配列およびテ
スト手順はまたＵＵＴμＰの動作性のマージン的なレベ
ルを十分に考慮せず、かつ「ブートストラッピング」か
ら抽出されることができる診断の利点を十分に活用せず
、そこにおいてテストは最も簡単な機能で始まり、かつ
すべての回路の十分な機能的保全性が推論され得るかま
たは故障が十分に診断されるまで十分な数の増加的に複
雑な機能を介して進む。

したがって、この発明の主要な目的は、以前に利用可能
であったよりもより高い程度のμＰベースのシステムの
テストの自動化を提供することである。

この発明のさらなる目的は、ＵＵＴのブロービングの必
要とされる瓜が最小化されるシステムを提供することで
ある。

この発明の別の目的は、メモリエミュレーションによる
すべての核構成の十分な診断および故障分離を提供する
ことである。

発明の開示 この発明は、マイクロプロセッサベースのシステムおよ
び装置をテストするためのテスト装置内で用いるための
テスト手順に関する。より特定的には、この発明はブー
トストラップを利用する、かつさらに、最も簡単な利用
可能な構成および誤り検出のための最小数の信号を用い
るハードウェア実現された手順である。この発明のテス
ト手順は、同時係属中のスコツトなどの出願のメモリエ
ミュレーションシステムに類似のシステム内で実現され
るとき、またμＰの低い動作レベルにおけるおよび非動
作的核における核診断能力を提供する。

この発明はマイクロプロセッサ（μＰ）、メモリおよび
データおよびアドレスバスを有するマイクロプロセッサ
ベースの被テストユニット（ＵＵＴ）の核をテストする
ための方法を含み、前記ＵＵＴのメモリに電気的に取っ
て代わるエミュレーションメモリ内に少なくとも１つの
ロード命令を置くステップと、ＯＵＴ　　μＰのリセッ
トを開始するステップと、予め定められたビットパター
ンをアドレスバスの一部上に置くためにロード命令を実
行するステップと、アドレスバスの一部上でビットパタ
ーンを検出するステップと、さらにアドレスバス上のビ
ットパターンを評価してロード命令の実行における誤り
を検出するステップとを含む。

この発明は、バステストプリミティブを含み、それはＵ
ＵＴのメモリを電気的に代替する（たとえば、物理的に
置き換えるかまたはＯＵＴメモリからパワーの接続を切
った状態で並行に接続する）エミュレーションメモリ内
に少なくとも１つのロード命令を置く特徴的なステップ
を含み、ＵＵＴμＰのリセットを開始し、アドレスバス
の一部上に予め定められたビットパターンを置くために
ロート命令を実行し、アドレスバスの一部上でビットパ
ターンを検出し、さらにアドレスバス上のビットパター
ンを評価してロード命令の実行において誤りを検出する
。

この発明はさらにデータ刺激プリミティブを含み、それ
は、ＵＵＴメモリを電気的に代替するエミュレーション
メモリの位置内にビットパターンのシーケンスのうちの
１つをロードする特徴的なステップを含み、ＵＵＴ　　
μＰのリセットを開始し、μＰのリセットに応答して同
期信号を発生し、同期パルスに従ってデータバスのビッ
トパターンおよび／またはチップ選択線上のビットを検
出しかつμＰの繰返されるリセットでビットパターンの
シーケンスによって引き起こされたデータバス線および
／またはチップ選択線のうちのもの上の信号のパターン
を分析しくａｎａｌｙｚｅ）でデータバスの線の機能性
を検証（ｖｅｒｉｆｙ）または診断する。

この発明はアドレス刺激プリミティブのさらなる特徴を
含み、それは、ＵＵＴのメモリを電気的に代替したエミ
ュレーションメモリ内に小さなプログラムまたは選択さ
れたビットパターンをロードするステップと、μＰをリ
セットしてプログラムの実行を引き起こすステップと、
アドレスバス上のビットパターンを検出してさらに選択
されたビットパターンに関してアドレスバス上のビット
パターンを評価してデータバスのそれぞれの線内の故障
を診断するステップとを特徴とする。

この発明の上記のおよび他の目的はこの発明の以下の詳
細な説明および添付の図面の見地から当業者に明らかと
なるであろう。

この発明は、特定的には同時係属中のスコツトなどの出
願において開示された型のメモリエミュレーションテス
ト装置において実現され、それは、複数個の新規の手順
を含み、それは、バステストプリミティブ、データ刺激
プリミティブおよびアドレス刺激プリミティブを含み、
それらは下記に個々に要約されるであろう。これらのプ
リミティブの各々はマイクロプロセッサベースのシステ
ムの核の特定の部分をテストするためのユーティリティ
を有し、かつこの発明に従ったシーケンスにおいて利用
されるとき、高速でのかつオペレータの便宜を伴う高度
に自動化されたテストおよび診断を可能とする。

バステストプリミティブはテスト装置のメインフレーム
内のプログラムによって実行される。バステストプリミ
ティブの主な機能は核内の基本的な読出しおよび書込み
動作をμＰが行なうことができるかどうかを検出するこ
とであり、かつ単一の読出しおよび書込みのみでなるこ
とができる。

もし成功であれば、μＰはメモリ、この場合、エミュレ
ーションメモリを少なくともアクセスすることができる
ということが知られ、それはビットパターンをデータバ
スを介して受取りかつそのビットパターンをアドレスバ
ス上に置き、そこでそれはボッ下によって受取られかつ
モニタされることができる。しかしながら、テスト装置
はデータおよびアドレスバスの診断をシグネチャを発生
することによって行なうので、好ましい実施例において
、バステストプリミティブはブートメモリに対応するデ
ータおよびアドレスバスの一部を動作させる（ｅｘｅｒ
ｃｉｓｅ）ように設計されたプログラムとして実現され
る。単一の動作または動作のシーケンスとして実現され
ても、バステストプリミティブはデータおよびアドレス
バスを含む線またはそれらの線上またはそれらの線の一
部上に置かれることができるビットの組合わせに関して
さえも徹底的（ｅｘｈａｕｓｔｉｖｅ）ではないという
ことが重要であり、かつこうして前進／非前進（ｇｏ／
ｎｏ　ｇｏ）テストとして迅速に機能することができる
。十分にテストするよりもむしろ、バス線のグループの
機能性を検証することによって、他のプリミティブおよ
び結果の報告およびチップ選択線からの結果を受取るこ
とが、述べられたブートストラップ技術を続けることに
おいて容易にされ、そこにおいてテスト手順のその点で
テストまたは検証された動作的構成の最小部分で手順が
行なわれかつそれからモニタされる。バステストのため
にブロービングが必要とされないことがユーザの見地か
ら見てｆｆｌ要である。

データ刺激ブリミテ、ｆブはバステストプリミティブよ
りもμＰの低いレベルの動作性において実現され、特定
的にはμＰを繰返してリセットすることによってであり
、それの機能はバステストプリミティブの実行に先立っ
てテストされたであろう。リセットで、μＰがブートメ
モリ内の第１の位置にアクセスしかつそこにストアされ
たビットパターンを検索する。データ刺激はプログラム
ではないが、しかし各リセットごとにブートメモリの第
１の位置内のビットパターンを変更することによって実
行される。この機能がいわゆるベクトル化されたリセッ
トおよびエグゼキュート・オン・リセット型のマイクロ
プロセッサの両方に対して共通であることが重要である
。いずれの型のμＰででも、メモリから検索されたビッ
トパターンはデータバスを介して通信されかつアドレス
バス上に現われるであろう。

リセットの間に、同期パルスかブートメモリの第１の位
置の初期読出しの間にμＰによって発生され、それは同
期モジュールによって捕捉され、ボッドへ通信されかつ
データバス上に現われる信号を評価するために用いられ
、それはデータバス線シグネチャを収集するためにブロ
ービングすること、または好ましくは、テストよりもデ
ータバスの検証のいずれかによってである。これは、チ
ップ選択線をモニタする間に、ビットパターンの徹底的
なデータ刺激シーケンスを用いてバステストに類似の手
順によってなされる。データ刺激シーケンスは、それが
一連の本質的に任意のパターンでなるという意味におい
て徹底的であるが、それにもかかわらず、それらは独特
のシグネチャがデータバスの各線上で発生されるであろ
うように選択される。バステストプリミティブの説明に
おいて注意されたように、それはメモリブートスペース
に関してなされたが、チップ選択線（それはアドレスバ
ス上の高いオーダのビットの論理関数である）が、ブー
トスペース位置を介して周期をなすとき予７１１１１さ
れるように１つまたはそれ以上の高位のビットが０でな
い場合のみ誤りを反映し、かつ前進／非前進テストはも
し２１つまたはそれ以上の高位のバス線が接地に結ばれ
ている場合でさえ通過させられるであろう。同様に、デ
ータ刺激シーケンスを行なう一方での予期されるチップ
選択信号の存在または不存在は高位の線のうちの１つが
ラッチされるかどうか（たとえば、接地に短絡される）
を反映するであろう。もしこのテストが通過させられれ
ば、データバスの線が別のデータバス線に結ばれている
、結線欠陥のみが残るであろう。これは後にブロービン
グによってまたは、好ましくは、自動診断によってアド
レスバステストの後に診断され、それはデータバスの検
証によって可能とされた。

データバスの検証の後に、アドレスバスのテストがデー
タ刺激プリミティブに関してと同じ刺激シーケンスを用
いて行なわれてもよい。しかしながら、これは、これら
のビットパターンを用いて読出／書込命令のプログラム
されたシーケンスを行ないかつプローブまたは好ましく
はラッチされたまたは結ばれた線が推論される分析メモ
リにおいてのいずれかでシグネチャを収集することによ
ってなされる。上記に指摘されたように、アドレス線の
徹底的なテストが刺激シーケンス内で制限された数のビ
ットパターンのみを用いて行なわれてもよい。−旦アド
レスバス線がこうして十分に診断されると、データ線の
十分な診断が可能であり、なぜならばデータバス線上に
現われるいかなる欠陥でもがまたアドレス線上にも反映
されるであろうからである。アドレスバス線が十分に診
断されたので、気付かれたいかなる故障でもが特定のバ
スへ分離されるであろう。エグゼキュート・オン・リセ
ットプロセッサに対して、アドレス刺激プリミティブ行
なうためのプログラムは単一の命令であり得るというこ
とに注１７１することが役に立つ。第１の命令のアドレ
スに対するブート位置アドレスを見る、ベクトル化され
たリセットプロセッサに対して、アドレス刺激プリミテ
ィブは典型的には命令を全く必要とせず、所望のビット
パターンがリセットベクトル位置においてエミュレーシ
ョンメモリ内に単に置かれる。

全体のシステムおよび方法の状況において上記で要約さ
れたプリミティブの要約を繰返すために、Ｂ　Ｐベース
システムの咳のテストを行なうことが所望であるとき、
エミュレーションメモリはテストされるべきユニットの
メモリのために電気的に代替とされ、かつ同期モジュー
ルが、リード１４０によってμＰのタイミング情報およ
び強制ビン、たとえばリセットビン、に接続される。テ
スト手順が開始されると、成るチエツクがなされて以下
により詳細に列挙されるであろうように核のエレメント
にパワーが供給されたことを確かめる。それからリセッ
トオーバドライブチエツクが行なわれて、ボッドが実際
、μＰのリセットを開始することができるかどうかが決
められ、かつ同期モジュールによってモニタされてリセ
ット線が第１に活性状態になりかつそれから非活性状態
になるかどうかが決められる。μＰの実際のり七“ット
はこのステップにおいてはチエツクされないが、しかし
そうすることができるべき信号がμＰの適切なビンに存
在することのみである。次に、同期モジュールが評価さ
れたμＰのクロック信号を捕捉する。ししμＰクロック
信号がボッ下によって受取られなければ、付加的なチエ
ツクかクロックになされてそれが遅いかまたは短絡され
たかおよび強制線上の信号の予期されない値のためであ
るのかが決められる。

この点において、μＰそれ自体上でテストは行なイつれ
ないが、そのようなテストが今なされることができるこ
とを決めるのに十分に信号が検証された。これらのテス
トの最も基本、μＰのリセットかリセット線をオーバド
ライビングしかつアドレスデコーダ８０からブートメそ
り位置に対応するチップ選択線上のチップ選択ｆ；号を
捜すことによってなされる。もし成功ならば、ブートメ
モリの第１の位置をアクセスするためにアドレスバスの
低位の線上の正しい信号をチエツクする目的のためにμ
Ｐが再びリセットされるであろう。この手順は今、バス
テストのシーケンス、および上記に概説されたデータお
よびアドレス刺激プリミティブのシーケンスで進めるた
めに核の十分な機能性を検証したであろう。もしこうし
て今までに行なわれたいかなるテストでもが欠陥を示せ
ば、特定の核の故障がμＰからのリセットよりもより凌
雑なまたは高いレベルの機能を必要とせずに明白に示さ
れたであろう。上記で概説されたようにバステストは、
その第１の周期（かつおそらく唯一の）において、核の
残余、読出および書込動作、を十分にテストおよび診断
するのに必要なさらなる機能のみを検証するであろう。

同期モジュールによって発生された高分解能同期パルス
のために、興味のあるバスサイクルが分離されることが
できかつバスの評価が線を動作させることを課せられた
刺激パターンに応答して発生されたシグネチャに従って
行なわれ得ることもまた、念頭に置くべきである。たと
えば、以下に例示されるように、バスを十分に診断する
ために各線ごとに独特のシグネチャを発生するバス内の
３２の線を動作させるためにわずか１２のビットパター
ンのみが刺激プリミティブにおいて必要であるので、テ
スト速度におけるかなりの増加が達成され得る。

全体のシステムおよび方法の要約において、エミュレー
ションメモリかυＵＴを電気的に代用し、かつテスト装
置がμのリセットを強制する能力がチエツクされ、それ
からブートメモリの第１の位置にアクセスするそれの能
力が決められる。上記に概説されたように、バステスト
がそれから行なわれてμＰの読出および書込動作のテス
トを行ない、かつそれからデータおよびアドレスバスの
低位ビット上の前進／非前進テストを行なう。次に、デ
ータバス線のテストが行なわれて得て、しかし好ましく
はデータバス線の単なる検証がアドレスバスのテストお
よび診断のための準備においてなされ、その後データバ
ス線の十分な診断が、もし既になされていなければ、そ
れからボッ下によって自動的に行なわれてもよい。

この発明を実施する最良のモード 概要 上記にこの発明の主要な特徴を一般的に説明しかつ要約
したが、第６図を参照してブートストラップされたテス
ト階層がより詳細に考えられるであろう。第１に、−射
的なハウスキーピングチエツク６０１が行なわれる。こ
れらのチエツクはパワーおよびボッ下に対する接続の基
本的な検証を含み、特定的には： ボッドは差し込まれているか？ ＵＵＴはパワーアップされているか？ メモリモジュールに対するパワーはあるか？接地ヒユー
ズによって継続性が提供されるか？ＰＯＤにとってのμ
Ｐのリセットを開始する能力はすべてのテスト手順に対
して基本的でありかつ同様にμＰの動作に対して最も基
本的であるので、次のテスト、リセットオーバドライブ
チエツク６０２、はボッドが実際μＰリセット線をオー
バドライブすることによってμＰがリセットすることを
引き起こし得るかどうかを決めるために行なわれる。こ
れは上記で述べられたようにＵＵＴ　　μＰにおいてリ
セット線をモニタすることによってなされる。もしμＰ
のリセットを引き起こすべき信号がμＰに供給されてい
れば、バスサイクルクロックテストロ０３が行なわれる
。バスサイクルクロックはボッドがＵＵＴの実行をトラ
ックすることを可能とする内部ボッド１ｈ号である。こ
の信号は同期モジュールによって検出されたＯＵＴ信号
から発生される。もし１期される周波数および電圧許容
範囲（Ｌｏｌｅｒ旧ｔｅｅ）内であるクロック信号が検
出されなければ、チエツクがなされて、第６図の６１３
および６２３において示されるように、ＵＵＴクロック
が遅いのか、ＵＵＴｐＰが動かないのかまたはＵＵＴ　
　ｌｔＰが活性状態であるのかを決める。次に、ブート
ＲＯＭ　　Ｃ３１０Ｅ　（チップ選択／出力能動化）チ
エツク６０５がなされて、ブートＲＯＭアドレスに対応
してチップ選択信号が受取られたかどうかを決め、かつ
リセットの後にそれの出ノＪを能動化する。上記のステ
ップはボッドがテスト手順を行ない得ることを検証し、
かつ、上記に示されたように、μＰのリセットを行なう
能力より以上のＯＵＴの機能性を必要としない。

次に前進／非前進バステストロ５０か下記に説明される
態様で行なわれる。このバステストはより複雑であるが
しかしそれでも基本的な、読出および書込動作を行なう
機能を含む。ボッドの観点からは、このテストはＵＵＴ
　　μＰが信号をデータバスからアドレスバスへ転送す
ることができるかどうかを決めることである。これは徹
底的なテストではなく、かつ実際、この点において徹底
的なテストはなされることができず、なぜならば故障が
μＰにおいてまたはデータおよびアドレスバスのいずれ
かで起こることがあり得てかつ、それゆえ診断されるこ
とができないからである。また、信号をアドレスバスか
ら抽出するメモリエミュレーションテスタに対して、μ
Ｐはエミュレーションメモリの少なくとも１つのアドレ
スから信号を読出しかつその信号をそこでそれが評価さ
れ得るアドレスバス」二に置くことができな１すればな
らない。もしバステストが通過されれば、この機能は、
バステストによって決められるように読出しおよび書込
動作が行なわれｉカるブートアドレスまたは他のアドレ
スにおいてデータ刺激プリミティブのエレメントを置＜
　　Ｊｊで、リセットのシーケンスを行なうことによっ
てデータバスを十分にテストする６５まために用いられ
得る。代替例において、データバスはアドレスバス診断
の実行を可能にするために十分に機能的であるとして単
に検証（６５３）されてもよく、なぜならばより少ない
機能的データ線がアドレスバスを診断するためにエミュ
レーションメモリからビットパターンを呼ぶ（ｃａｌｌ
）ために用いられてもよいからである。

す、データバスが診断または検証されると、アドレス刺
激プリミティブが６５２において示されるようにアドレ
スバスを十分に診１ｔｌｉするために走らされることが
できる。もしデータ刺激テストが通過させられなければ
、プローブされたデータ線テス１−６０７のシーケンス
およびブートストラップアドレス線テストロ０８がアド
レス刺激プリミティブを用いて行なイ〕れｉりる。もし
データバスの検証が成功ならば、手順がアドレスバスの
十分な診断とともに継続されることができ、なぜならば
そのとき見い出されたいかなる故障でもかアドレスバス
またはデータバスのうちの１つ上であろうし、かつアド
レス刺激プリミティブから得られたシグネチャの簡単な
分析によってそれらのうちの１つに特定的に帰すること
かできるからである。もしデータバス検証が成功でなけ
れば、ラッチされたデータ線に対するテストロ５４．６
５５が行なわれ、テストロ０７および６０８が続く。デ
ータバスが検証され尋ないのでなければ、ＵＵＴ核の完
全な診断内のいかなる点においてもブロービングは必要
とされず、テストの自動化のその程度は他のテスト配列
および装置を越えたかなりの改良であること（こｌＦ：
ｉ−１するべきである。

さて第７図を参照すると、シグネチャの概念が説明され
るであろう。刺激プリミティブか行なわれるとき、ビッ
トの任意のパターンが並列にバスの１つ上に置かれる。

このパターン（または別の、もし故障があれば）はボッ
下によって感知されかつ第３図および第５図に示される
アナライザＲＡＭ６２内にストアされるであろう。第７
図はこれらのパターンの第１の１６ビツトのアナライザ
ＲＡＭ６２内の記憶を図式的に示す。たとえば、プリミ
ティブの第４のステップの間にストアされたパターンは
時間ｔ４に対応する７　０１で示される。

バスの所与の線のシグネチャがバスの第４のビット線に
対する７０２においてのような垂直なコラム内にあるで
あろう。それゆえ、シグネチャは線がプリミティブが行
なわれている間に時間の期間にわたって呈する状態の関
数であり、かつそれがもしよければ、バスの各線に対し
て独特であろうことが理解される。診断に対してシグネ
チャを用いることのパワーは、予期された主要な故障が
ハイまたはローに固定されたバスの線のものであるとい
うことであり、その場合、シグネチャはすべて１または
すべて０でなるであろうし、または別のバス線に結ばれ
、その場合、シグネチャの少なくとも一部がそれが結ば
れている線のシグネチャと整合するであろう。いずれの
場合においても、故障を十分に識別するために必要な比
較は非常に簡単であり、かつ迅速にかつメモリサイクル
の分離、またはメモリ動作の間に分析のために休止する
必要なく実行されｊする。シグネチャはまたプローブを
用いて単一バス線に対して収集され得る。

第６図および第７図に示された概念を念頭に置いて、こ
の発明の動作が今、より詳細に考えられるであろう。こ
の後、特殊アドレスが上方の場合において名前によって
記号的に参照される。対応する数字のアドレスは第１表
においてリストされる。

詳細な説明 バステスト、データ刺激およびアドレス刺激プリミティ
ブのうちの各それぞれの１つは特殊アドレスにおいて実
行（ＲＩＪＩＩ）　Ｕ　Ｕ　Ｔを実行することによって
もたらされる。これは、ボッドがその特殊アドレスと相
関の適切な核テストプリミティブを実行し始めることを
引き起こす。実行ＯＵＴはプリミティブを実施するため
に用いられ、なぜならばそれの実現化はプリミティブが
多量の時間をメインフレームのタイムアウトを引き起こ
すことなく消費す・ることを可能とするからであり、な
ぜならばビットパターンのシーケンスをエミュレーショ
ンメモリ内に置くことはメインフレームの制御下に行な
われるからである。

実行ＵＵＴによってもたらされた核テストプリミティブ
が完了するとき、ボッドはブレイクポイント到達故障（
ａ　Ｂｒａａｋｐｏｌｎｔ　Ｒｅａｃｔｔｅｄ　ｆａｕ
ｌｔ）を信号でメインフレームに送る。これは、メイン
フレームに対して、プリミティブが実行を終了したこと
を示す。メインフレームはそれがら様々な特殊アドレス
から状態情報および結果を読出すことができる。

バステストプリミティブはＵＵＴ核の証本的前進／非前
進テストを行なう。ユーザの見地からのそれの最も重要
な特性はブロービングが必要とされないことである。上
記に指摘されたように、これはバステストがユーザの相
互作用または介在を必要とせず実行され得ることを意味
する。バステストプリミティブは全体のＵ　Ｕ　Ｔ　核
を徹底的にはテストせず、そうすることはブロービング
を必要とするであろう。しかしながら、バステストプリ
ミティブは読出しおよび書込みなどのＵＵＴアクセスを
行なうために正しく働かなければならない核のそれらの
部分のテストを能動化する。バステストプリミティブは
徹底的ではなく、かつｌｌｉに小−の読出および書込動
作であり得るが、好ましくは、バステストプリミティブ
の程度はブートメモリまたはＲＯＭのサイズに対応する
であろう。

基本的には、第８図において示されるように、読出およ
び書込動作を行なうためにデータおよびアドレスバスの
各々の少なくとも一部が良くなければならないという事
実の観点から、バステストプリミティブは８０１におい
てのエミュレーションメモリからの「１」および「０」
の１壬意のパターンをデータおよびアドレスバス上に置
く８０２゜たとえば、３２ビツトのプロセッサおよび２
にバイトのブートＲＯＭかアドレスＯにおいて始まって
置かれたと仮定する。このメモリの２にバイトの領域は
低位の１１アドレス線で十分にアクセスされ得る。バス
テストプリミティブはこれらの線を十分に動作させるよ
うなものであろうし、それらは残余の２１のアドレス線
の論理関数である非Ｏ状態のためにモニタされている高
位チップ選択線である。すべてのより高位のアドレス線
はバステストが成功するためにはＯのままでなければな
らない（接地に結ばれていてさえも）。バステストプリ
ミティブは、理論上、すべてのデータ線のテストを提供
することかできるか、しかし成る実現化例において、ブ
ートメモリが実際わずかつまり１６データ線をカバーす
るかもしれない。それゆえ、バステストプリミティブは
実際ブートメモリに接続されたそれらのデータ線のみを
テストする。マイクロプロセッサ特定コードが適切に設
＝！されかつ実現されたと仮定すると、もしバステスト
が通過すればそのときＵＵＴ読出しおよび書込みが可能
であろうことが推論される。そのような読出しおよび書
込みはそれからより十分に核をテストするために用いら
れ得る。

もしバステストがバステストプリミティブに従って行な
われて故障を報告すれば、それはしばしば多くの診断情
報を提供しない。詳細な診断はこれまでしばしばブロー
ビングなしにｒｌｔに得られることができなかった。だ
からバステストは前進／非前進テストと呼ばれた。核の
故障がバステストによって検出された後、データ刺激プ
リミティブでまたは好ましくは下記に説明される刺激プ
リミティブを用いる技術でプローブを用いてそれの原因
が診断され得る。

刺激プリミティブ この発明において用いられる３つの刺激プリミティブ（
下記に説明される、補にされた（ｃｏｓｐｌｃｓｏｎｔ
ｃｄ）アドレス刺激を含む）はバステストプリミティブ
とは違い、なぜならばそれらは核のどの部分も直接テス
トしないからである。それらのパターンのシーケンスお
よびパターンそれ自体が好ましくは十分な診断のための
十分な長さのシグネチャを得る可能性と一致してシーケ
ンスの長さを最小化するように設計されてもよいけれど
も、刺激プリミティブはｔｌｔに本質的に任意のパター
ンをバス上に置くのみである。これらのパターンはモニ
タおよびストアされ、バスの各線ごとに独特のシグネチ
ャを発生する。これらのシグネチャはそれからバス線の
欠陥、特定的にはラッチされたおよび結ばれた線を分離
および識別するために分析されてもよい。

シグネチャの収集は先行技術を越える特有の利点を提供
し、なぜならば、適切に徹底的であるシーケンスのパタ
ーンが与えられた後のみに分析が行なわれ、かつ刺激プ
リミティブパターンおよびシーケンスが、簡単でかつ迅
速に実行可６ｔな論理演算がいかなる見い出された障害
でもの本質および一致を完全に特徴づけるように選択さ
れかつ組織され得る。上記で述べたように、同期モジュ
ール出力の制御の丁に集められたングネチャの分）バは
アドレスバス上のバスサイクルを分離する必要性および
それが捕捉されるときの各サンプルを評価する必要性を
不要にする。この発明において用いられる刺激プリミテ
ィブは以下のようなものである： Ｄ　ａ　ｔ　ａ　　Ｓ　ｔ　ｉ　ｍ　：核が機能的で（
「ｕｎｅｔ　１ｏｎａｌ）ないとき核テストが時折行な
われなければならないので、アップでありかつ実行して
いる核のすべてに依存しない刺激機能を有することが重
要である。第９図において示されるように、Ｄａｔａ　
　Ｓｔｉｍが９０１でのエミュレーションメモリからの
任意のデータパターンをＲＥ　Ｓ　Ｅ　ＴＯ後の第１の
アクセス９０２上でデータバス上に強制する。それはリ
セットでプロセッサによってｉＥ　Ｌいアドレスが発生
されることのみを必要とし、かつそれはもしデータバス
が損なわれていてさえなお役に立つであろう。

これはアドレス刺激を表わす。Ａｄｄｒ　　５ｔｉｒ旧
よμＰが任意のパターンをアドレスバス上に置くことを
引き起こす１００３゜これはデータバスおよび２つまた
は３つだけのアドレス線が機能していることを要求する
。第１０図に示されるように、ＲＥＳＥＴの後に、命令
の最も短い可能なシーケンスが実行され１００３、それ
はμＰがエミュレーションメモリ１００１．１００２パ
ターンからの要求されるアドレスを出力することを強制
するであろう。アドレスそれ自体がデータバスを介して
直ちのデータとして通過させられる。

Ｃｍｐ　　Ｓｔｉｍ： これは補にされたアドレス刺激を表わす。Ａｄｄｒ　　
Ｓｔｉｍのように、Ｃｍｐ　　Ｓｔｉｍは変わりに直ち
のオペランドとして所望のアドレスの補数を通過させ、
それは第１１図に示される。それからプロセッサがその
値を補にしく１１０４）、かつ特定されたアドレスを出
力する。

バステスト 再び第８図を参照すると、バステストおよびオペレータ
への結果の通信の態様が今詳細に論じられるであろう。

バステストはＢＵＳ　　ＴＥＳＴ特殊アドレスにおいて
実行ＵＵＴによって引き起こされる８０１゜テストが完
了するとき、ボッドがメインフレームに対してブレイク
ポイント到達故障を信号で送る。

メインフレームはそれからＳ　Ｔ　Ａ　Ｔ　Ｕ　Ｓ特殊
アドレスから読出すことによってテストの結果を得るこ
とができる。後に参照される５ＴＡＴＵＳ特殊アドレス
および他の特殊アドレスが第１表に与えられる。０の５
ＴＡＴＵＳ値はバステストが通過したこと、かつＵＵＴ
読出しおよび書込みが可能であるべきことを示す。もし
５ＴＡＴＵＳの値が０でなければ、それは第２表に示さ
れるようにレイアウトされる１組の誤りフラグを含む。

誤りフラグは以下のバラグラフにおいて個々に説明され
る。

名 ＡＣＴ　　　ＡＤＤＲ ＡＣＴ　　　ＤＡＴＡ ＡＤＤＲＭＡＳＫ ＡＤＤＲＳＴＩＭ ＢＵＳ　　　ＴＥＳＴ ＤＡＴＡ　　　ＭＡＳＫ ＤＡＴＡ　　　ＳＴＩＭ ＥＸＰ　　　ＡＤＤＲＩ ＥＸＰ　　　ＡＤＤＲ２ ＥＸＰ　　　ＤＡＴＡ ＦＯＲＣＥ　　　ＬＩＮＥ ＰＯＷＥＲＭＩＳＣ ＴＡＴＵＳ アドレス ０２００００口０　００ロ０ロ０９４ ０２υ（１（１００００００（１００９８０２００００
００００００００８Ｃ ０２００００００００００００２Ｃ ０２０口００００　０００Ｇ００１８ ボツド内の特殊アドレス 第１表 （以下余白） １ム セ全 パワーフェイル／種々雑多な故障 このビットはもしポットがバステストの間にパワーフェ
イルまたは種々雑多な故障を検出した場合にセットされ
る。ＰＯＷＥＲ−ＭＩＳＣ特殊アドレスから読出すこと
によってさらなる詳細が得られる。このアドレスは感知
された特定パワーフェイル種々雑多な故障を示すマスク
を含む。パワーフェイル／種々雑多な故障マスクは第′
３表に示されるようにレイアウトされる。マスク内の３
０でないビットはボッ下によって検出されるパワーフェ
イルまたは種々雑多な故障を表わす。ビットはそれらが
、ＴＬ／１　ｒｆ　ａｕ　ｌ　ｔ　　ｐａｄ　　ｒｎｉ
ｓｃ　　ｆａｕｌｔＪステートメントの「マスク」アー
ギュメントとして用いられるための「０」および「１」
キャラクタのストリングに直接転換させられるようにオ
ーダされる。

（以上余白） ノセッＩ・失１ｉｋ このビットはもしボッドがＵＵＴマイクロブロセッザを
リセットできなかった場合セットされる。

ボッドがリセット信号をＵＵＴに供給してさえら、リセ
ットがマイクロプロセッサソケットにおいて感知されな
かった。

遅いＵＵＴクロック もしＵＵＴクロックが停止または受入れられないほど遅
いのいずれかであると感知されたときセットされる。Ｕ
ＵＴクロックはマイクロプロセッサのクロックピンにお
いて測定される。

活性強制線 もし１つまたはそれ以上のマイクロプロセッサ強制線が
主張され（ａｓｓｃｒｔｃｄ）　、プロセッサがテスト
を完了するのを妨げるときこのビットがセットされる。

より詳細な情報がＦＯＲＣＥ　　ＬＩＮＥ特殊アドレス
を読出すことによって得られることができる。このアド
レスの内容はビットマスクである。マスクの各ビットは
強制線に対応し、かつセットされたビットは活性状態で
ある強制線を示す。ピッドのオーダリングはそれらがＴ
Ｌ／１［ｆａｕｌｔ　　ｐａｄ　　ｆｏｒｃｉｎｇ　　
ａｃｔｉｖｅＪステートメントの「マスク」アーギュメ
ントとして用いられるための「０」および「１」キャラ
クタのストリングに直接変換され得るということである
。

マイクロプロセッサ停止 このビットは、ＵｔＪＴプロセッサがバスサイクルクロ
ックを発生することかできず、かつこうして見かけ上停
止したことを示す。このビットは、ボッドがバスサ・ｆ
クルクロックの同期モジュール発生のために１１４成さ
れるときのみセットされる。

もしボッドかＲＯＭＩＣ８１０Ｅ回路を用いれば決して
セットされない。

ＲＯＭ　　１　　チップ選択／出力能動化故障このビッ
トはＲＯＭ１に対してチップ選択および出力能動化１３
号を発生するＯＵＴ回路内の明白な故障を示す。

不良リセットアドレス このビットはリセットの後の第１のバスサイクルの間に
ＲＯＭ１において間違ったアドレスが現われたことを示
す。３つの特殊アドレスの内容を読出すことによって詳
細か得られる。ＡＣＴ　　ＡＤＤＲはバス上に現われた
実際のアドレスを含み、それはＲＯＭＩソケットにおい
て７ＩＩＪ定される。このアドレスはＵＵＴマイクロプ
ロセッサの観点からレイアウトされ、最上位ビットにお
けるアドレス線Ｏを伴う。ＥＸＰ　　ＡＤＤＲＩは予測
されたアドレスを含む。Ａ　Ｄ　Ｄ　ＲＭ　Ａ　Ｓ　Ｋ
はＡＣＴＡＡＤＲおよびＥＸＰ　　ＡＤＤＲＩ内の有効
ビットに対応するビット位置の各々内の「］」を伴うマ
スクである。ＡＤＤＲＭＡＳＫ内のＯであるアドレスビ
ットは無現されるべきであり、なぜならばそれらは存在
しないかまたはボッ下によってＡｌｌ＋定され得ないか
らである。

不良リセットデータ このビットは間違ったデータがリセ・ソトの後の第１の
バスサイクルの間にＯＵＴデータバス上で検知されたこ
とを示す。データがボッドのデータラッチを用いてμＰ
ソケットにおいて検知される。

ＡＣＴ　　ＡＤＤＲ，ＥＸＰ　　ＡＤＤＲＩおよびＡＤ
　Ｄ　ＲＭ　Ａ　Ｓ　Ｋ特殊アドレスは上記に説明され
たが、アクセスされたアドレスの詳細のために読出され
得る。付加的な３のつアドレス、ＡＣＴＤＡＴＡ、およ
びＤ　Ａ　Ｔ　Ａ　　Ｍ　Ａ　Ｓ　Ｋは全く同様にデー
タ線について誤り情報を提供する。

核故障１および２ もしこれらのビットのいずれかがセットであれば、その
ときポットがリセットサイクルの後の同らかのバスサイ
クルの間にＲＯＭＩにおいて間違ったアドレス検出した
。この故障は１１１に「を亥故障」として報告されるべ
きであり、かついかなるさらなる診断も他の核テストプ
リミティブの使用を必要とするであろう。

データ刺激 データ刺激テストはマイクロプロセッサのデータバスを
刺激しかつテストするために設計される。

この動作は第９図に示されるようにユーザ特定パターン
をＥＲＡＭ内のマイクロプロセッサのリセットアドレス
において置くことによって働＜９０１゜メインフレーム
からのコマンドで、ボッドがＵｔＪＴをリセットする。

マイクロプロセッサがそれのリセットアドレスからフェ
ッチすることによって通常の態様で「実行」を始める。

ボッドは自動的にこの初期フェッチの間に同期パルスを
発生する。同期パルスはデータバスをプロービングして
所望のパターンが実際にフェッチされたことをチエツク
するために用いられ得る９０２゜データ刺激はリセット
アドレス内にストアされたパターンを変更する９０３−
）ｙでμＰを繰返してリセットすることによって行なわ
れ、こうしてμＰの動作性の低いレベルのみを必要とす
る。

リセットアドレスに置かれたパターンはＪＺ　Ｐに対す
る適合の命令である必要はない。もしそれが有効な命令
でなければ、ｌｌＰはそれがパターンを実行しようと試
みるときおそらく停止するであろう。しかしながら、そ
のときまでにはパターンは既にフェッチされかつメイン
フレームのプローブ内にストアされているであろう。μ
Ｐは、それがそれをフェッチしてしまうまで最初のパタ
ーンを実行しようとはおそらくできず、かつそれが起こ
ってしまった時間には、ボッドはそれが必要なすべての
情報を検索しているであろう。

データ刺激特徴はプローブをアーム動作することによっ
てデータバス線上のシグネチャを集めるために用いられ
得て、データ刺激を異なったパターンで数回実行し、そ
れから１つまたはそれ以上の以下の手順を用いてプロー
ブの読出しを行なう。

この点において、もし故障が起きなければ、データおよ
びアドレスバスの十分な診断が始められる。

この点においてＲＯＭリセットアドレスは正しいので、
ルーチンＤａｔａ　　Ｓｔｉｍが機能すると考えられて
おり、かつデータバス上の問題を診断するために用いら
れ得ることが知られる。

プローブされたデータ線テスト： 再び、Ｄａｔａ　　Ｓｔｉｍが刺激を提供するために用
いられる。しかしシングルポイントプローブ１２０３に
よって周期冗長検査シグネチャ（ＣＲＣ）として応答が
集められる１２０４゜第１２図に示されるように、ユー
ザは特定のデータ線をブロービングするように促され〕
２０１、かつプローブボタンを押す。−μ彼がそれをす
ると、刺激が始まる１２０２゜刺激の完了で、オペレー
タは聴覚的および視覚的手段の両方によって即座に線が
良または不良であることを知らされる。もしＪ〕好であ
れば、オペレータはそのとき次の線をプローブするよう
に促される。もし不良であれば、オペレータはいつも同
じ線をもう１度再プローブ１２０６するように促される
。これは偶然のミスプローブを考慮する。特定の線が２
度とも不良であると示されるときのみ故障メツセージが
発せられる。プロンプトに加えて、オペレータはまたプ
ローブ動作に対応する指示されたキーをＨし、それは彼
がプローブされるべき線を特定することを口■能とする
。彼が失敗の線を疑うかもしれない場合これは役に立つ
。もし彼か入る線が故障を見い出さなければ、ブロービ
ングアルゴリズムが再び起こり、かつ彼に次のプローブ
されないピンをプローブするように促す。聴覚的な「良
／不良」表示がオペレータが迅速にボードをプローブす
るために大変重要であることいことが見い出された。

ブートスペースアドレス線テストニ ー旦上記の２つのテストが；ｌｆ！過すると、ＵＵＴデ
ータバスは十分に機能的であると知られる。これはＡｄ
ｄｒ　　Ｓｔｉｍが機能することを可能とする。Ａｄｄ
ｒ　　Ｓｔｉｍの繰返しの実施が刺激を提供するために
用いられ、かつＡＲＡＭがＲＯＭモジュールにおいて受
取られた応答を受取るために用いられる。この刺激／応
答技術で、ブートスペース内のすべてのアドレス線が分
析されることができ、かつ故障が報告される。そのアル
ゴリズムは後に説明される。

この点において、核は完全にテストされ、かつ存在する
いかなる障害もユーザに対して示されたべきである。

動作的エンハンスメント： 上記のブートスペースアドレス線テストステップ診断ル
ーチンは核−の故障を診断することにおいて良い結果を
発生するけれども、それはテスト速度の観点から最適で
はない。テストの単一の最も遅い部分、上方のデータバ
スブロービング、はアドレス線テストの前に起こる。も
しアドレス線テストがデータバスがプローブされる前に
行なわれることができれば、より最適なテストをそれが
明らかに提供するであろう。しかしながら、アドレス線
テストはＡｄｄｒ　　Ｓｔｉｍを用い、かつＡｄｄｒ　
　Ｓｔｉｍはデータバスがそれが用いられ得る前にテス
トされること必要とした。

今必要であると理解されるのはブロービングなしにデー
タバスが検証されることを可能とする新しいテストであ
る。今、単に機能性を検証する目的のために、ブロービ
ングなしにデータノ〈スが診断され得ることが理解され
る。ｒＤａｔａｂｕｓＯｋＪと呼ばれるこの新しいテス
トで、テストが以下のように再びアレンジされる。

（以ド余白） −呻 ト い　因 僚 刀 ［Ｆ］ト こうして、データ線をプロービングすることはもしルー
チンＤａｔａｂｕｓ　　Ｏｋがデータバスに関して問題
が存在することを稽古すれば行なわれる必要があるのみ
であろう。

データバスＯｌｃ すべての動かない（ハイまたはローに結びつけられた）
および結ばれた（別の線に罵絡された）線かプリミティ
ブおよび結果としてのシグネチャによって発見されるで
あろうから、プロービングなしにデータバスが機能する
（　ｒｕｎｃｔｉｏｎａｌ）ことが推論され得る。好ま
しくは用いられる１つのアルゴリズムがＡｄｄｒ　　Ｓ
ｔｉｍおよびＣｍ　ｐＳ　ｔ　ｉ　ｍの両方がリセット
アドレス発生することをコマンドする。上記のデータ刺
激結果５から、リセットアドレスが成功裏にｌｌＰから
駆動され得るということが知られる。Ａｄｄｒ　　５ｔ
ｉｒｎおよびＣｍｐ　　Ｓｔｉｍの両方のためのアドレ
スシグネチャまたはトレースを調べることによって、そ
れらが失敗であったかどうかを決めることがでｔｉｍの
両方が通過であれば、そのときデータノくスが動作する
と仮定されることができる。ＡｄｄｒｓｔｉｍおよびＣ
ｍｐ　　Ｓｔｉｍが同じデータ線を介して同じアドレス
の補数を通過させるので、ハイまたはローに結ばれたい
かなるデータ線でもが失敗を引き起こすであろうことが
確実である。

バス診断アルゴリズム： 用いられる２つの一般的なノ１ス診断アルゴリズムがあ
り、すなわち１．）非ブロービングテストおよび診断、
および２．）ブロービングテストおよび診断である。

１、　非ブロービングバステストおよび診断：このアル
ゴリズムは第１３図および第１５図に示され、［ラッチ
されたデータ線」およびブートスペースアドレス線テス
トの両方に対して用いられる。

１２の３２ビットパターン１３０１．１５０１の続くシ
ーケンスがアドレスまたはデータノくス上へ駆動される
。もしデータバスがテストされていれば、そのときＤａ
ｄａ　　Ｓｔｉｍかパターンを駆動するためにＪ’ｔ１
１．’られる。もしアドレスバスが診断されていれば、
そのときＡｄｄｒ　　Ｓｔｉｍが用いられる。駆動され
るパターンの実際の幅はテストされているバスの部分の
幅に依有する。これらのパターンは、ハイまたはローに
、またはバス内の他の線のいかなる組合わせにも結ばれ
ているいかなる線でもが検出されるであろうことを保証
する。（これらのパターンは３２ビツトｋｌｅ　ｘ数に
おいて表現され、そこにおいて最下位ビットは最下位バ
ス線にマツプするであろう）。

（以下余白） へへへへへへへ、＼ ６９６ｅ　６９　ＩＡ６９も９４Ｊ９　もうのθうθう
もうこれらのパターンの品々が駆動されると、対応する
結果１３０２．１５０２がアナライザＲＡＭ６２内に置
かれる】３０３．１５０３゜それから、アルゴリズムが
ビットごとに比較し１３０４．１３０５、それは刺激対
応答である。もしすべての１２の応答内の特定の線がい
つもハイまたはローであると見い出されれば、故障メツ
セージか発生されてその線が動かないことを示す。もし
結果におけるビットがいつもハイまたはローでなく、し
かし刺激とは違っていれば、そのときそのビットに対応
する線が「結ばれている」と言われる。これの結果は、
このバス上のすへての故障が報告されるであろうという
ことであり、それは特定の線かハイまたはローまたは何
らかの他の線に結ばれているのいずれかである。

２、ブロービングバステストおよび診断：このアルゴリ
ズムは、第１４図に示され、テストされないデータ線の
ブロービング１４０１の間に用いられる。

上記で説明された１２のパターンの同じシーケンスがこ
のテストにおいて同様に用いられる。これらのパターン
はＤａｔａ　　Ｓｔｊｍルーチンによって駆動される１
４０２゜応答がＤ定され１４０３およびシングルポイン
トプローブによって周期冗長検査シグネチャ（ＣＲＣ）
としてストアされ１４０４、ボッドデータ同期に同期さ
れる。この点において、周知の正しいＣＲＣが各データ
線ごとに前もって：計算され、かつテストプログラム内
に埋込まれたと仮定される。また、ＣＲＣがハイまたは
ローに短絡された線に対して計算されたと仮定される）
。

プローブによってｉりられたＣＲＣがそれからその線に
対する知られた正しいＣＲＣに、かつハイのまたはロー
のまま動かない線に対する知られたＣＲＣと比較される
１４０５゜ もしＣＲＣがこれらの３つの値のうちのいずれかに整合
すれば、線は即座に良好、ハイのまま動かない、または
ローのまま動かないと示されるこ占ができる。もしＣＲ
Ｃがさらに異なっていれば、「結ばれた」とみなされる
。このアルゴリズムは、バス内のすべての他のものをプ
ローブすることなしに、プローブされた線が即座に不良
であるかどうかを示されることを可能にする。

もしＵＵＴがアドレスバス故障をＨしていれば、最初の
フェッチが間違ったアドレスで起こることが可能である
。それゆえフェッチされたデータはユーザによって特定
されるパターンではないであろう。ボッドがそれが正し
いことを確実にするためにリセットサイクルの間にアド
レスをチエツクし、かつ５ＴＡＴＵＳレジスタ内に不良
リセットアドレスフラグをセットすることによって間違
ったアドレスを報告する。

データ刺激プリミティブを用いるために、まず所望のデ
ータパターンをＥＸＰ　　ＤＡＴＡＱ殊アドレスに書込
まなければならない。データ刺激がそれからＤＡＴＡ　
　ＳＴＩＭ特殊アドレスにいおて実行ＯＵＴを動作させ
ることによって引き起こされる。プリミティブが完了す
るとき、バステストに対してまさになされたように、ボ
ッドがメインフレームに対してブレイクポイント到達故
障を信号で送る。

ユーザはまさにハステストに対して行なわれたように、
Ｓ　Ｔ　Ａ　’ｒ　Ｕ　Ｓレジスタを読出しかつチエツ
クすることによってデータ刺激動作の結果を倹素するこ
とかできる。同じ故障が＝Ｊ能であり、かつ同じ詳細が
他の特殊アドレスを読出すことによって得られ得る。

もし５ＴＡＴＵＳレジスタがデータ刺激の後に０を含め
ば、ユーザは動作が成功であったと仮定してはいけない
。直接モニタされていなかったデータ線上で故障か起こ
ったことまたはデータラッチを用いることに対して選択
された同期モードが適当でなかったことが起こり得る。

データ刺激はＥ　ＲＡ　Ｍからパターンをフェッチする
ことによって動作するので、ボッドのＲＯＭモジュール
によって駆動されるデータバスの部分のみをそれは動作
させることかできる。たとえば、３２ビツトのプロセッ
サを有するがしかし２つのＲＯＭモジュールのみを用い
るＵＵＴを考える。

この場合、データ刺激はブートＲＯＭソケットによって
駆動されたデータバスの半分をテストすることができる
のみてあろう。

ユーザはデータ刺激を実行し、それからＤＡＴＡＭＡＳ
Ｋレジスタを６涜出ずことによって所与のＵＵＴ上のど
の線かテスｌ−ｉ＋Ｊ能であるかを決めることができる
。このレジスタはテストｒＪ能なデータ線に対応する位
置内にｒｌＪビットを、かつどこか他に「０」ビットを
白゛するであろう。

アドレス刺激 アドレス刺激プリミティブはマイクロプロセッサのアド
レスバスを刺激しかつテストするために段調される。そ
れは大変小さなプログラムをＥＲＡＭ内にロードし、か
つプログラムを実行するためにＵＵＴをリセットするこ
とによって動く。プログラムはマイクロプロセッサ特定
であり、かつ最小の可能な数のバスサイクル内にアドレ
スバス上にユーザ特定アドレスを置くように設計される
。

アドレス刺激のためのＥ　ＲＡ　Ｍプログラムの構成は
マイクロプロセッサのリセットの後の行為に第一に依有
する。いくつかの型のプロセッサ、たとえばモトローラ
（Ｍｏ　ｔ　ｏ　ｌ　ｏ　ｒ　ａ）　６８０００シリー
ズおよびジログ（Ｚｉ　ｌｏｇ）　Ｚ８０００シリーズ
は、リセットベクトルを固定されたアドレスからフェッ
チする。ベクトルはそれからプログラムカウンタ内にロ
ードされかつ実行がそこから続く。この型のプロセッサ
は［ベクトル化されたリセット（ｖｅｃｔｏｒｅｄ−ｒ
ｅｓｅｔ）　Ｊプロセッサと呼ばれる。

池のマイクロプロセッサは単に固定されたアドレスにお
いてリセットの後に実行を始める。このアプローチを用
いるプロセッサはインテル（Ｉｎｔ　ｅ　１）８０８６
フアミリおよびジログＺ〜８０を含む。この型のプロセ
ッサは「エグゼキュート・オン・リセット」プロセッサ
と呼ばれる。

ベクトル化されたリセットプロセッサに対して、第１６
図に示されるように、アドレス刺激ＥＲＡＭルーチンは
典型的には命令を全く必要としない。

所望のアドレスが単にリセットベクトル位置においてＥ
ＲＡＭ内に置かれる１　６０１゜ＵＵＴがリセットされ
るとき、プロセッサはそれのリセットベクトルをフェッ
チしかつフェッチされたアドレスにおいて命令の実行を
始めようと試みる。初期命令の試みられたフェッチは所
望のアドレスがアドレスバス上に現イ〕れることを引き
起こすであろう。

エグゼキュート・オン・リセットプロセッサに対して、
第１７図に示されるように、アドレス刺激がしばしば１
命令プログラムによって達成され得る。命令がリセット
アドレスに置かれて１７０１、直接アドレスモートを１
＋′うシンプルロード動作である。それのアドレスフィ
ールドはユーザ特定アドレスでボッ下によって満たされ
る。ポットがＵＵＴをリセットするとき、プロセッサは
ロード命令をフェッチしかつ実行し、所望のアドレスが
アクセスされることを引き起こす。

ボッドが興味のあるバスサイクルの間に同期パルスを発
生する。これをするために、ボッドはリセットの後のど
のバスサイクルが特定されたアクセスを含むかを知らな
ければならない。これは経験的に決められ、かつメイン
フレームセットアッブアイテムを介してボッドへ搬送さ
れる。

アドレス刺激に関して見えておくべき重要なことは、も
しデータバスの故障があればそれが正しく働かないかも
しれないということである。プロセッサが所望のアドレ
スを参照しＶＪる前に、それは第１にデータバスを介し
てそのアドレスを読出さなければならない。もし情報が
プロセッサへの途中で転化（ｃｏｒｒｕｐｔｅｄ）すれ
ば、そのときプロセッサは間違ったアドレスを参照する
であろう。もしオプコードがデータバスを介して転送さ
れる間に曲げられ（ｇａｒｂｌｃｄ）れば、他のより少
なく予測ｉ’ｉＪ能な問題が起こり得る。

こうして、アドレス刺激を用いるための基本的なルール
は、最初にデータバスを検証しなければならないことで
ある。通常、データ刺激はアドレス刺激が試みられる前
にこの［」的のために用いられるであろう。

アドレス刺激プリミティブを用いるために、最初に所望
のアドレスパターンをＥＸＰ　　ＡＤＤＲ１特殊アドレ
スへ書込む。このときにおいて、ユーザはまた所望の同
期モードを選択するべきである。アドレス刺激がそれか
ら実行ＵＵＴを介してＡＤＤＲＳＴＩＭ特殊アドレスに
おいて引き起こされる。動作が完了するとき、ボッドが
ブレイクポイント到達故障を信号で送る。

ユーザが５ＴＡＴＵＳレジスタを読出しかつチ、Ｌツク
することによってアドレス刺激動作の結果を検索するこ
とかできる。これは他のバステストプリミティブと同じ
方法でなされる。

アドレス刺激はプロセッサ特定態様で実現される。いく
つかのプロセッサに対して、このプリミティブを用いて
すべてのアドレスを動作する（ｅｘｅｒｃｉｓｃ）こと
は可能でない。すべてのプロセッサに対して保証される
ことは、標準ＲＥＡＤおよびＷＲＩＴＥ動作を実現する
ＥＲＡＭプログラムによって用いられるすべてのアドレ
スをアクセスするためにアドレス刺激が用いられ得ると
いうことである。−リアドレススペースのこの部分がデ
バッグされると、ＲＥＡＤおよびＷＲＩＴＥが残余のア
ドレス線をテストおよび診断するために用いられ得る。

アドレス刺激を実行し、それからＡＤＤＲＭＡＳＫレジ
スタを読出すことによってどのアドレス線が動作され得
るかをユーザが決めることができる。このレジスタはテ
スト＋Ｊ能なアドレス線に対応する位置内に「１」ビッ
トを、かつどこか他にｒＯＪビットを有するであろう。

要するに、この発明は、μＰベースのシステムおよび装
置をテストするためのテスト装置において用いるための
テスト手順に関する。より特定的には、この発明はブー
トストラッピングを用いるハードウェア実現された手順
であり、かつさらに、誤り検出のために最も簡Ｌｉｔな
利用可能な構成および最小の数の信号を用いる。この発
明は、プリミティブの使用および動作的シグネチャの発
生によって特徴づけられ、それは前進／非前進テストを
行ない、かつそれは高速でかつ、５い程度の自動化を伴
う分析および診断のためである。スコツト（Ｓｃｏｔｔ
）などへの同時係属中の出願において説明された、メモ
リエミュレーションシステムに類似のシステムにおいて
実現されるとき、テスト手順はまたμＰの低い動作レベ
ルおよび非動作的核における該診断能力を提供する。

こうしてこの発明およびそれの好ましい実施例を十分に
説明したけれども、先行技術のテスト装置を越える著し
い利点を提供するテスト装置および方法がこの発明によ
って提供されたことが理解されるであろうし、それは高
い程度の自動化およびオペレータによるＵＵＴＨ路の最
小限のブロービングでの十分なテストおよび故障診断を
可能とする。

それの精神および範囲を逸脱することなく、この発明に
おいて実現された上記の概念で多くの可能な実施例、構
成および変化がなされることができるけれども、ここに
述べられたまたは添付の図面において示されたすべての
ことが例証的でかつ制限的ではない意味において解釈さ
れるべきである。

【図面の簡単な説明】

第１図は、この発明が適用される、上の、スコツトなど
の同時係属中の出願において開示されたテスト装置の図
である。 第２図はこの発明の曲射にブロック図である。 第３図は第２図に示される全体のシステムの詳細なブロ
ック図である。 第４図および第５図はポット、メモリモジュールおよび
同期モジュールの内部構成の詳細な図である。 第６図はこの発明において実現されたブートストラップ
されたテスト階層の図である。 第７図はバス診断のために用いられる刺激プリミティブ
およびシグネチャの関係の図である。 第８図はこの発明において用いられるバステストプリミ
ティブのフロー図である。 第９図はこの発明において用いられるデータ刺激プリミ
ティブのフロー図である。 第１０図はこの発明において用いられるアドレス刺激プ
リミティブのフロー図である。 第１１図はこの発明において用いられる補にされたアド
レス刺激プリミティブのフロー図である。 第１２図はこの発明において用いられるプローブされた
バス線テストｆ順のフロー図である。 第１３図はこの発明において用いられるラッチされたま
たは結ばれたバス線のための非ブロービングテストのフ
ロー図である。 第１４図はこの発明において用いられるプローブされた
バス線診断ルーチンのフロー図である。 第１５図はこの発明において用いられる非プローブバス
線診断ルーチンのフロー図である。 第１６図はベクトル化されたリセットプロセッサのため
のアドレス刺激プリミティブの実現化例を示す図である
。 第１７図はエグゼキュート・オン・リセット・プロセッ
サに対するアドレス刺激プリミティブの実現化例を示す
図である。 図において、１２はインクフェースボッドであり、２０
はキーボードであり、２２はデイスプレィであり、３２
はプローブであり、１４はＵＵＴである。 ＦＪＧ、９ 手続補正書（方力 平成２年１月、？７日 ２、発明の名称 マイクロプロセッサベースの被テストユニットの核をテ
ストするための方法およびメインフレームとマイクロプ
ロセッサベースの被テストユニットとの間をインタフェ
ースするための方法および装置゛３．捕止をする者 事件との関係　特許出願人 住　所　アメリカ合衆国、ワシントン州、エベリットン
ーウエイ・ブールバード、６９２０ 名　称　ジョン・フルーグ・マニュファクチャリング・
カンパニー・インコーホレーテッド 代表者　ジョージ・エム・ウィン ４、代理人 住　所　大阪市北区南森町２丁目１番２９号　住友銀行
南森町ビル６、補正の対象 願書の４．特許出願人の代表者の欄、図面全図、委任状
および訳文 ７、補正の内容 別紙の通り。なお、図面は内容には変更なし。 以上

Claims (27)

【特許請求の範囲】
1. （１）マイクロプロセッサ（μＰ）、メモリおよびデー
   タおよびアドレスバスを有するマイクロプロセッサベー
   スの被テストユニット（ＵＵＴ）の核をテストするため
   の方法であって、 エミュレーションメモリで前記ＵＵＴのメモリを電気的
   に代用するステップと、 少なくとも１つのロード命令をエミュレーションメモリ
   内に置くステップと、 ＵＵＴμＰのリセットをコマンドするステップと、 予め定められたビットパターンをアドレスバスの一部上
   に置くためのロード命令を実行するステップと、 アドレスバスの一部上でビットパターンを検出するステ
   ップと、 アドレスバス上のビットパターンを評価してロード命令
   の実行において誤りがあるかどうかを検出するステップ
   とを含む、方法。
2. （２）マイクロプロセッサ（μＰ）、メモリおよびデー
   タおよびアドレスバスおよびチップ選択線を有するマイ
   クロプロセッサベースの被テストユニット（ＵＵＴ）の
   核をテストするための方法であって、 エミュレーションメモリで前記ＵＵＴのメモリを電気的
   に代用するステップと、 ビットパターンのシーケンスのうちの１つを前記エミュ
   レーションメモリ内の位置にロードするステップと、 ＵＵＴμＰのリセットをコマンドするステップと、 μＰのリセットに応答して同期信号を発生するステップ
   と、 同期パルスに従ってデータバスのうちの少なくとも１つ
   上のビットパターンおよびチップ選択線上のビットを検
   出するステップと、 前記チップ選択線のうちの少なくとも１つおよびデータ
   バス線のうちの少なくとも１つ上の信号のシグネチャを
   分析するステップとを含み、それはデータバスの線の機
   能性を検証または診断するためにμＰのリセットコマン
   ドの繰返しでビットパターンのシーケンスによって引き
   起こされる、方法。
3. （３）リセットを開始する前記ステップがビットパター
   ンの前記シーケンスの数に対応して複数回行なわれ、さ
   らに、 ビットパターンの前記シーケンスの次の１つが前記μＰ
   のリセットを開始する前記ステップの各実行に先立って
   前記エミュレーションメモリ内の前記位置内にロードさ
   れる、請求項２に記載の方法。
4. （４）マイクロプロセッサ（μＰ）、メモリおよびデー
   タおよびアドレスバスを有するマイクロプロセッサベー
   スの被テストユニット（ＵＵＴ）の核をテストするため
   の方法であって、 エミュレーションメモリで前記ＵＵＴのメモリを電気的
   に代用するステップと、 ルーチンを前記エミュレーションメモリ内にロードする
   ステップと、 μＰをリセットしてプログラムの実行を引き起こすステ
   ップと、 アドレスバス上のビットパターンを検出するステップと
   、 選択されたビットパターンに関係してアドレスバス上の
   ビットパターンを評価し、データバスのそれぞれの線に
   おける故障を診断するステップとを含む、方法。
5. （５）マイクロプロセッサ（μＰ）、メモリおよびデー
   タおよびアドレスバスを有するマイクロプロセッサベー
   スの被テストユニット（ＵＵＴ）の核をテストするため
   の方法であって、 エミュレーションメモリで前記ＵＵＴのメモリを電気的
   に代用するステップと、 選択されたビットパターンを前記エミュレーションメモ
   リ内にロードするステップと、 μＰをリセットしてプログラムの実行を引き起こすステ
   ップと、 アドレスバス上のビットパターンを検出するステップと
   、 選択されたビットパターンに関係してアドレスバス上の
   ビットパターンを評価してデータバスのそれぞれの線内
   のいかなる故障をも診断するステップとを含む、方法。
6. （６）マイクロプロセッサ、メモリおよびデータおよび
   アドレスバスおよびチップ選択線を含むマイクロプロセ
   ッサベースの被テストユニット（ＵＵＴ）の核のメモリ
   エミュレーションテストのための方法において、エミュ
   レーションメモリをＵＵＴのメモリの代用とし、前進／
   非前進バステストを行ない、 ａ、）データおよびアドレス線を十分に動作してデータ
   またはアドレスバス内の動かないまたは結ばれた線のい
   かなる存在をも検出するステップと、 ｂ、）前記動かないまたは結ばれた線の検出で、ＵＵＴ
   のシステムリセット線をオーバドライブするステップと
   、 ｃ、）前記マイクロプロセッサに対するブートメモリ位
   置に対応してチップ選択信号の前記チップ選択線上の受
   取りを確かめるステップと、ｄ、）前記ブートメモリ位
   置に対応するアドレスの受取りを確かめるステップと、 ｅ、）データ刺激プリミティブを開始するステップとを
   含み、それは、前記ブートメモリ位置に対応して前記エ
   ミュレーションメモリの位置内にデータのシーケンスの
   ものを置くこと、および前記マイクロプロセッサの複数
   個のリセットの各々に応答してデータの前記シーケンス
   の前記ものの前記マイクロプロセッサによって検索され
   た前記データのシーケンスをストアすることによって特
   徴づけられ、さらに、 ｆ、）各前記ビットに対応する前記線上の故障を診断す
   るために前記ストアされたデータの各ビットに対応する
   前記シーケンスからもたらされたパターンを分析するス
   テップとを含む、方法。
7. （７）ｇ、）アドレス刺激プリミティブを 開始するステップをさらに含み、それは、前記マイクロ
   プロセッサのブートメモリ位置に対応する前記エミシュ
   レーションメモリ内の位置において選択されたアドレス
   をアドレスバス上に置くための少なくともコマンドを置
   くことによって特徴づけられる、請求項６に記載の方法
   。
8. （８）前記アドレス刺激プリミティブが選択されたアド
   レスのシーケンスである、請求項７に記載の方法。
9. （９）ｈ、）アドレスバス上に現われるデータのシーケ
   ンスをストアするステップと、 ｉ、）前記アドレスバスの各線上のデータの前記シーケ
   ンスからもたらされるパターンを分析するステップとを
   含む、請求項８に記載の方法。
10. （１０）メインフレームおよびマイクロプロセッサベー
    スの被テストユニット（ＵＵＴ）の間をインタフェース
    するための装置であって、前記ＵＵＴはマイクロプロセ
    ッサ、メモリおよびアドレスおよびデータバスを含む核
    を有し、 前記ＵＵＴメモリに対する代用によって前記ＵＵＴに接
    続可能なエミュレーションメモリと、前記ＵＵＴマイク
    ロプロセッサのリセットを引き起こすための手段と、 前記マイクロプロセッサのリセットで前記ＵＵＴのマイ
    クロプロセッサによってアクセスされる前記エミシュレ
    ーションメモリ内のブートアドレスにおいて前記メイン
    フレームの制御の下で前記エミュレーションメモリ内へ
    の少なくとも１つのプリミティブのための手段と、 前記エミシュレーションメモリに結合された、前記ブー
    トアドレスに対応する少なくとも１つのビットを含むア
    ドレスへの前記マイクロプロセッサによるアクセシング
    を検出するための手段とを含む、装置。
11. （１１）前記少なくとも１つのプリミィブが少なくとも
    １つのロード命令によって特徴づけられるバステストプ
    リミティブを含み、かつ前記エミュレーションメモリに
    結合された前記手段がさらに前記少なくとも１つのロー
    ド命令に対応するアドレスをモニタするための手段を含
    む、請求項１０に記載の装置。
12. （１２）前記少なくとも１つのプリミティブが前記エミ
    ュレーションメモリの前記ブートアドレスにおいてシー
    ケンシャルに挿入された複数個のデータによって特徴づ
    けられるデータ刺激プリミティブを含み、データの前記
    シーケンスの各値が前記ＵＵＴマイクロプロセッサのリ
    セットのシーケンスに応答してシーケンシャルにアクセ
    スされ、各々が前記ＵＵＴマイクロプロセッサのリセッ
    トを引き起こすための前記手段によって開始される、請
    求項１０に記載の装置。
13. （１３）前記バステストプリミティブが複数個のロード
    命令を含み、前記複数個が前記ＵＵＴメモリ内のアクセ
    ス可能なメモリ位置の数より実質上少ない、請求項１１
    に記載の装置。
14. （１４）さらにデータ刺激プリミティブを含み、それが
    前記エミュレーションメモリの前記ブートアドレスにお
    いてシーケンシャルに挿入されれる複数個のデータによ
    って特徴づけられ、データの前記シーケンスの各値が前
    記ＵＵＴマイクロプロセッサのリセットのシーケンスに
    応答してシーケンシャルにアクセスされ、各々が前記Ｕ
    ＵＴマイクロプロセッサのリセットを引き起こすための
    前記手段によって開始される、請求項１３に記載の装置
    。
15. （１５）アドレス刺激プリミティブをさらに含み、それ
    が、前記ブートアドレスにおいてアドレスバス上に選択
    されたアドレスを置くための少なくともコマンドによっ
    て特徴づけられ、および前記リセットに続いて前記アド
    レスバス上の前記選択されたアドレスの出現の評価のた
    めに信号を発生するために前記ＵＵＴマイクロプロセッ
    サに応答する同期信号発生手段を含む、請求項１４に記
    載の装置。
16. （１６）前記アドレス刺激プリミティブが前記ＵＵＴメ
    モリの少なくともセグメントのすべてのアドレスに対応
    するアドレスを含む、請求項１５に記載の装置。
17. （１７）前記マイクロプロセッサがエグゼキュート・オ
    ン・リセット型のものであり、かつ前記ブートアドレス
    が固定されたアドレスである、請求項１６に記載の装置
    。
18. （１８）前記マイクロプロセッサがベクトル化されたリ
    セット型のものであり、かつ前記ブートアドレスがブー
    トメモリスペースの固定されたアドレスにおいて特定さ
    れる、請求項１６に記載の装置。
19. （１９）メインフレームおよびマイクロプロセッサベー
    スの被テストユニット（ＵＵＴ）の間をインタフェース
    するための方法であって、前記ＵＵＴがマイクロプロセ
    ッサ、メモリおよびアドレスおよびデータバスを含む核
    を有し、 エミュレーションメモリを前記ＵＵＴに前記ＵＵＴメモ
    リの代用として接続するステップと、前記ＵＵＴマイク
    ロプロセッサのリセットを引き起こすステップと、 前記マイクロプロセッサのリセットで前記ＵＵＴのマイ
    クロプロセッサによってアクセス可能な前記エミュレー
    ションメモリ内のブートアドレスにおいて前記メインフ
    レームの制御の下に前記エミュレーションメモリ内に少
    なくとも１つのプリミティブをロードするステップと、 前記ブートアドレスに対応する少なくとも１つのビット
    を含むアドレスの前記マイクロプロセッサによるアクセ
    スすることを検出するステップとを含む、方法。
20. （２０）前記少なくとも１つのプリミティブが少なくと
    も１つのロード命令によって特徴づけられるバステスト
    プリミティブを含み、かつ前記少なくとも１つのロード
    命令に対応するアドレスを検出するさらなるステップを
    含む、請求項１９に記載の方法。
21. （２１）前記少なくとも１つのプリミティブがデータ刺
    激プリミティブを含み、それが、前記エミュレーション
    メモリの前記ブートアドレスにおいてシーケンシャルに
    挿入される複数個のデータによって特徴づけられ、デー
    タの前記シーケンスの各値が前記ＵＵＴマイクロプロセ
    ッサのリセットのシーケンスに応答してシーケンシャル
    にアクセスされる、請求項１９に記載の方法。
22. （２２）前記バステストプリミティブが複数個のロード
    命令を含み、前記複数個は前記ＵＵＴメモリ内でアクセ
    ス可能なメモリ位置の数より実質上少ない、請求項２０
    に記載の方法。
23. （２３）前記エミュレーションメモリの前記ブートアド
    レスにおいてシーケンシャルに挿入される複数個のデー
    タによって特徴づけられるデータ刺激プリミィブをさら
    に含み、データの前記シーケンスの各値が前記ＵＵＴマ
    イクロプロセッサのリセットのシーケンスに応答してシ
    ーケンシャルにアクセスされる、請求項２２に記載の方
    法。
24. （２４）前記ブートアドレスにおいてアドレスバス上に
    選択されたアドレスを置くための少なくともコマンドを
    置くことによって特徴づけられるアドレス刺激プリミテ
    ィブをさらに含み、前記ＵＵＴマイクロプロセッサに応
    答して、前記リセットに続いて前記アドレスバス上に前
    記選択されたアドレスの出現の評価のための信号を発生
    する、請求項２３に記載の方法。
25. （２５）アドレス刺激プリミティブが前記ＵＵＴメモリ
    の少なくともセグメントのすべてのアドレスに対応する
    アドレスを含む、請求項２４に記載の方法。
26. （２６）マイクロプロセッサ、メモリおよびデータおよ
    びアドレスバスを含む核を有するマイクロプロセッサベ
    ースの被テストユニット（ＵＵＴ）のメモリエミュレー
    ションテストのための装置において、前記核をテストす
    る方法が、 前記ＵＵＴのメモリをメモリエミュレーションで電気的
    に代用するステップと、 前記マイクロプロセッサのリセットをコマンドするステ
    ップと、 前記リセットに応答して行なわれる少なくとも１つのロ
    ードコマンドを含むバステストプリミティブを実行する
    ステップと、 前記マイクロプロセッサの繰返されるさらなるリセット
    に応答してデータ刺激プリミティブを繰返して実行する
    ステップとを含み、前記データ刺激プリミティブがマイ
    クロプロセッサのブートアドレスに対応するエミュレー
    ションメモリのアドレスで選択されたデータパターンを
    繰返して置くことによって特徴づけられ、さらに、 前記マイクロプロセッサのさらなるリセットに応答して
    アドレス刺激プリミティブを実行するステップを含み、
    前記アドレス刺激プリミティブが前記アドレスバス上に
    ＵＵＴメモリの少なくともセグメントのすべてのアドレ
    スに対応するデジタルパターンをマイクロプロセッサが
    置くことをコマンドする命令を前記エミシュレーション
    メモリ内に置くことによって特徴づけられる、方法。
27. （２７）マイクロプロセッサ（μＰ）メモリおよびデー
    タおよびアドレスバスを有するマイクロプロセッサベー
    スの被テストユニット（ＵＵＴ）の核をテストするため
    の方法であって、 少なくとも１つのロード命令を前記ＵＵＴのメモリに対
    して電気的に代用されたエミュレーションメモリ内に置
    くステップと、 ＵＵＴμＰのリセットを開始し、予め定められたビット
    パターンをアドレスバスの一部上に置くためにロード命
    令を実行するステップと、アドレスバスの一部上のビッ
    トパターンを検出するステップと、 ロード命令の実行における誤りを検出するためにアドレ
    スバス上のビットパターンを評価するステップとを含む
    、方法。